[분석정보] 2015년 CPU Skylake 의 진화를 촉구하는 Intel의 14nm 공정

14nm에서는 Broadwell 과 Skylake 의 시간 차이가 좁아진다.

 Intel은 늦은 14nm 공정에서 제조를 향후 급피치로 드라이브 한다. 공정의 성숙이 늦었기 때문에, 14nm 세대에서는 "Broadwell (브로드웰)"에 이어 그 다음 세대"Skylake (스카이 레이크)" 가 내년 (2015년)에 등장할 전망이다. 14nm 에서는 2세대 CPU의 간격이 좁혀져 노도의 CPU 쇄신이 된다. 그리고 14nm 세대에 포커스 되는 것은 지속적인 성능 / 전력의 (전력대비 성능) 향상이다.

 인텔에 있어서 제 2세대의 3D 트랜지스터 공정인 14nm 노드의 포인트는 보다 면적의 스케일 다운이 효과적으로, 보다 전력 성능 효율 높은 공정이다. Broadwell과 이어지는 Skylake 에서는 공정 자체의 강점을 살린다. 마이크로 아키텍처의 확장도 중요하지만 현재의 CPU 전쟁에서는 공정 기술 자체가 중요한 요인이다. 그 14nm 에 대해서는 아직 누설 전류나 딜레이 등의 성능과 전력에 관한 데이터는 나와 있지 않지만, 기본이 되는 기술 부분은 일부 보였다.

 14nm 공정에서는 22nm 공정과 비교해서, 피처 사이즈의 차원에서도 비교적 높은 비율로 스케일 다운되어 있다. Intel은 자사의 3D 트랜지스터를 트라이 게이트 트랜지스터라고 부르고 있지만, 반도체 업계에서는 이 형태의 트랜지스터를 일반적으로 FinFET (Fin Field Effect Transistor)이라 부르고 있다.

 Intel은 FinFET의 게이트 피치(Gate Pitch)를 22nm 노드 90nm에서 14nm 노드에서는 70nm로 78%로 축소했다. 최소의 인터커넥트 피치 (InterConnect Pitch)도 마찬가지로 22nm의 80nm에서 14nm에서 52nm로 이것은 65%로 축소되었다. 이 양자는 기존의 척도로 로직 셀 면적의 지표가 되는 파라미터다. 즉, 공정의 이행으로 CPU를 얼마나 작고 높은 면적 효율로 가능한가를 보인다. 뒤집으면, 1개의 CPU에 얼마나 많은 기능을 담는 것이 가능한가의 지표이다.

로직 셀을 축소시키는 Intel의 14nm 공정

Intel과 타사의 FinFET 공정의 게이트 피치 × 메탈 피치의 차이

또한 Intel은 FinFET의 핵심인 핀 자체의 형상과 치수를 변경했다. Intel은 22nm 공정에서는 핀의 높이는 34nm 였던 것을, 14nm 공정에서는 42nm로 23% 높혔다. 또한 핀끼리 정렬된 간격도 22nm에서는 60nm로 상당히 넓게 취했던 것을, 14nm에서는 42nm로 축소했다.

 
핀 하이트와 핀 피치를 개량해 고효율로

　Intel이 공표한 14nm의 스펙 중 게이트 피치와 인터커넥트 피치는 알기 쉽다. 그에 비해, 핀 간격 핀 피치 (Fin Pitch)와 핀의 높이 핀 하이트 (Fin Height)는 이해하기 어렵다. 왜냐하면,이 2 개는 새로운 FinFET 3D 트랜지스터가 되고 부터 등장한 지표이기 때문이다. 아래는 2012년의 "VLSI Symposium (Symposium on VLSI Technology)"에서의 숏 코스 "FinFET History, Fundamentals and Future "슬라이드로, 이것을 보면 어느 부분의 치수를 말하는 것인지 알 수있다.

 14nm의 발표 Web 컨퍼런스에서 Intel 공정 기술을 담당하는 Mark Bohr 씨 (Intel Senior Fellow, Logic Technology Development, Intel)가 2개의 지표에 대해 다음과 같이 설명했다.

 "14nm에서 핀 피치를 22nm의 60nm에서 42nm로 줄인 것으로,보다 밀접하게 팩하는 것이 가능하게 되고, 레이아웃 밀도를 향상시킬 수 있게 됐다.

 여기에 더해서, 핀의 높이를 22nm의 34nm에서 14nm 에서는 42nm로 높였다. 핀을 보다 높고 좁게 하는 것으로, 트랜지스터 안의 핀 각각의 구동 전류 (drive current)를 늘려 성능을 향상시켰다. 핀 하이트를 늘리면 핀 당 구동 전류가 증가한다. 구동 전류가 증가하면 핀 당 성능이 늘어난다. 따라서 더 적은 핀으로 회로를 설계 할 수 있게 되었다. 그래서 기존의 (회로)에 있던 핀의 수를 줄였다.

 그 결과,보다 고밀도로 스케일링이 향상되고, 그와 동시에 용량도 줄었다. 물론 용량이 줄어든 것은 활성 전력의 저감을 뜻한다. "

 FinFET 3D 트랜지스터에 대해 모르면 이 설명은 이해하기 어려운 부분이 있을지도 모른다. 핀 하이트를 늘리면 핀 당 게이트 폭 (Gate Width)과 채널 폭 (Channel Width)이 길어진다. 그러면 전류 구동 강도 (drive strength)가 높아져 보다 고속으로 트랜지스터가 동작한다. 즉, 같은 핀 수라면 핀 하이트가 높아진 것으로,보다 고속이 된다.

평면 FET과 FinFET 멀티 채널 FinFET의 차이

Mark Bohr 씨 (Intel Senior Fellow, Logic Technology Development, Intel)

FinFET은 1 개의 트랜지스터를 여러 핀으로 구성하고있다. 고성능 CPU 회로라면, 트랜지스터 당 3 ~ 4 개의 핀을 가진 트랜지스터도 적지 않다. SRAM 조차 고성능 SRAM 라이브러리 에서는 트랜지스터 당 여러 핀을 갖는 경우가 있다. 트랜지스터 당 핀의 수를 늘리는 것은 전류 구동 능력을 높여 트랜지스터를 빠르게 하기 위해서다.

 FinFET은 이와 같이 전류 구동 능력을 위해 멀티 핀 (= 멀티 채널)으로 구성되어 있다. 그러나 개별 핀의 구동 강도가 높아지면 핀 수를 줄여도 동등의 구동 능력을 유지할 수있게 된다. 예를 들면, 기존의 22nm 에서는 일정한 성능을 실현하기 위해 FET 당 4 핀이 필요했던 회로를 14nm에서는 FET 당 3 핀으로 실현할 수 있게 될 것으로 보인다.

Intel은 14nm로 구동 능력이 올라 핀 수가 줄어든 것을 슬라이드로 보여 주었다

14nm에서 핀 형상도 바뀌었다

 또한 핀 사이의 간격을 좁히면 같은 면적의 로직 셀 안에 보다 많은 핀을 담는 것도 가능해 진다. 로직 셀의 성능을 올릴 수 있고 그 반대로 성능을 유지하면서 로직 셀을 작게 할 수 있다. 셀의 레이아웃의 자유도도 높아진다. 이 근처의 구조를 좀 더 자세히 설명하면 다음과 같다.

게이트 폭에도 복수의 옵션이 있는 트랜지스터

FinFET의 핀 하이트와 핀 피치는 트랜지스터의 게이트 폭 (Gate Width) 또는 채널 폭 (Channel Width)에 관계한다. 전회의 기사에서 다룬 게이트 길이 (Gate Length)와 채널 길이 (Channel Length)는 소스와 드레인 사이의 길이이지만, 이번 게이트 폭 / 채널 폭은 그것과 직교한다. 게이트와 그 아래의 채널의 횡폭이다.

트랜지스터에서의 게이트 폭 (Gate Width)와 게이트 길이 (Gate Length)

 게이트 길이와 채널 길이는 성능에도 영향을 주지만, 누설 전류에 크게 영향을 준다. 반면 게이트 폭과 채널 폭은 누설 전류가 아닌 전류 구동 강도에 영향을 준다. 즉, 주로 성능에 영향을 준다.

 반도체 업체들은 트랜지스터에서 일반적으로 게이트 길이가 다른 여러 옵션을 제공한다. 그것과는 별도로, 게이트 폭에 대해서도 여러 옵션을 가능하게 한다. 게이트 폭을 바꾸는 것으로, 트랜지스터에 흐르는 전류가 많아지고, 트랜지스터가 더 빠르게 동작하고 더 칩이 빠르게 움직이게 된다. 반도체 업체들은 성능이 필요한 회로는 게이트 폭과 채널 폭을 바꿀 수 있도록 해왔다. 채널의 폭과 길이의 비율 W / L이 트랜지스터의 성능에서 중요한 의미를 가지고 있다.

 평면 FET과 FinFET은 게이트 폭 (또는 채널 폭)을 어떻게 측정하는가 하는 점에서 다르다. 평면 트랜지스터의 경우에는 게이트 폭의 산출은 게이트 전극의 채널에 접한 부분이 평면이라 간단하다. 트랜지스터를 소스 또는 드레인 방향에서 본 경우, 게이트 또는 게이트 바로 아래 양쪽에서 절연하는 STI (Shallow Trench Isolation)에 둘러싸인 부분이 게이트 폭과 채널 폭이다. 이에 비하면 FinFET은 채널 부분이 입체적으로 되어 있어 게이트가 그것을 둘러싸고 있기 때문에 조금 다르다. 아래는 2012년 ARM 기술 컨퍼런스 "ARM Techcon"로 ARM과 IBM이 발표한 슬라이드다.

FinFET의 게이트 폭은 게이트의 높이의 2배로 게이트 톱의 폭을 더한 것이다.

FinFET 게이트 폭 = (2 × 게이트 높이) + 톱 폭

 게이트는 채널의 두 둘러싸 우선 게이트 높이의 2배가 게이트 폭이다. 채널의 최상부를 덮는 탑의 폭을 더해 3면 트라이 게이트의 게이트 폭이된다. 평면 트랜지스터와 비교하면, 게이트 폭은 계속 넓어지고 그만큼 전류 구동 능력도 오른다. 이것이 3D 요소이다. 이것만 보면 세련되게 FinFET 쪽이 평면보다 뛰어나다. 그런데 이야기는 그렇게 간단하지 않다.

FinFET 에서는 게이트 폭은 정수배로 조정된다.

 이미 설명한 것처럼, 평면 트랜지스터의 경우 구동 강도를 올리고 싶은 경우, 게이트 폭을 넓혀왔다. 성능 공정은 게이트 폭이 넓은 디바이스가 회로의 많은 부분에서 사용되고있다. 그런데 FinFET의 경우는 핀 자체의 파라미터는 물리적 제약으로 바꿀 수 없다. 따라서 평면처럼 자유롭게 구동 강도를 높일 수 없다.

 FinFET에서 드라이브 강도의 강화 문제를 해결하려면 어떻게 해야 좋은가? 이미 설명했듯이, 핀 자체에 손을 댈 수 없다면, 해결책은 핀의 수를 늘리는 것이다. FinFET에서 1 디바이스 당 핀의 수를 2 핀으로 늘리면 구동 능력은 2 배가 된다. 3 핀으로 늘리면 3 배, 4 핀이라면 4배로 정수배로 증가한다.

 이 경우 평면의 게이트 폭에 대한 3D 요소 FinFET의 게이트 폭은 아래와 같다. 아래의 슬라이드는 FET 당 2 핀의 경우의 예로 게이트의 높이 × 2 게이트 톱의 폭을 더한 폭을 2배로 한다. 그리고 이때에 관계해 오는 파마미터가 핀 피치이다. 일정한 폭에 보다 많은 핀을 배치 할 수 있으면, 일정 폭에서의 게이트 폭은 보다 넓어진다.

게이트 폭의 증가율이 양자적 (이산적)으로 된다

 이와 같이, FinFET에서는 채널 방향의 게이트를 다면으로 둘러싸 멀티 게이트 MuG (Multi-Gate) FET 화뿐 아니라 채널 자체를 복수로 하는 MuC (Multi-Channel) FET 화로 성능을 올린다. 따라서 기존 평면 트랜지스터와는 물리적 설계상의 제약 조건이 다르다.

싱글 채널과 멀티 채널의 차이

FinFET 에서는 핀의 숫로 게이트 폭 / 채널 폭을 넓혀 성능을 조정하기 때문에 게이트 폭이 일정한 입도로 늘어난다. 평면 트랜지스터는 게이트 폭은 어느 정도 자유롭게 설정이 가능했다. 이에 비해서 FinFET은 핀 수는 입도를 가지기 때문에 양자적 (이산적)으로 게이트 폭이 증가하는 "Width Quantization (폭 양자화)"라는 현상이 발생하고 있다.

 FinFET 에서의 게이트 폭은 정수배로만 조정이 불가능하다. 여기에는 좋은면과 나쁜면이 있지만, 핀의 배치를 포함한 라이브러리 셀 설계의 자유도가 제한되는 것은 확실하다.

무엇보다 실제로는 표준 셀 라이브러리는 지금까지도 x1 / x2 / x3 / x4 같은 형태로, 일정한 입도로 게이트의 W / L 비율을 조절해 게이트 폭을 바꾸며 구동 강도를 높인 셀이 제공 되었다. 칩 설계자 라이브러리 셀의 스펙을 체크하면 x1 / x2 / x4 라는 레이블이 있고 다른 구동 강도의 셀을 선택할 수 있다. 표준 셀에서는 정해진 셀 하이트 안에서 효율을 높이기 위해 결정하는 게이트 폭을 설정하고 있기 때문이다.

 그런 의미에서 FinFET의 Width Quantization도 셀 라이브러리를 사용해 설계하는 측의 경우는 종전과 다르지 않다. 그러나 FinFET 에서는 이것이 물리적인 핀 형태의 입도를 가지고 있는 점이 다르다. 풀 커스텀 셀 설계에서는 자유도가 제한되어 셀 설계가 다소 복잡해져 결함에 취약성 등이 다르다.

 Width Quantization은 FinFET 시대의 새로운 요소로 이 1 ~ 2 년 반도체 업계에서 조용히 유행어의 하나가 되고있다. ARM 사의 기술 컨퍼런스 ARM Techcon는 재작년 (2012) 년경 부터 이미 Width Quantization 문제를 크게 거론했다. ARM 셀 라이브러리의 설계에 크게 영향을 주기 때문이다.

반도체 설계의 베이스가 되는 표준 셀의 설계와 FinFET

 FinFET의 셀 설계에서는 Width Quantization에 얽매여서 FinFET의 핀 피치가 매우 중요하다. 대충 말하면, 핀 피치가 좁아서 더 많은 핀을 일정한 폭으로 배치 할 수 있으면 그만큼 셀 설계의 자유도가 증가한다. 또한, 메탈 피치가 좁아 로직 셀의 높이 (Logic Cell Heigt)가 좁혀진 경우에도 핀의 수를 유지할 수있다.

 Intel은 14nm 공정에서 메탈 피치를 크게 좁혔다. 이것은 핀 피치도 좁혀야 한다는 것을 의미하고 있다. 바꿔 말하면, 공정 노드 미세화로 메탈 피치를 줄여도 핀 피치를 좁히지 못하면 로직 셀 영역은 작아지지 않는다. FinFET 에서는 핀 피치와 메탈 피치는 양쪽에서 스케일 다운시킬 필요가 있다.

 이 이야기는 실제로는 조금 골치아프고 복잡하다. 그 설명 전에 간단히 표준 셀 용어에 대해 설명하면 다음과 같다.

 반도체의 설계는 일반적으로 표준 셀이 사용된다. 표준 셀은 레고 블록과 같은 것으로, inv나 nand, xor, mux 등 셀마다 기능이 있고, 그 셀을 조합해 회로를 만들 수 있다. 셀은 직사각형으로 전원 Vdd와 접지 GND에 상하를 끼고 있으며, 동일한 라이브러리는 그 상하 높이 "셀 하이트 (Cell Height)"가 정렬 되어 있다. (셀 폭은 자유도가 있다).

 셀 하이트는 가로 방향 배선 트랙의 숫자로 규정된다. 배선의 메탈 트랙에서 12개 분의 셀 하이트라면 12트랙 셀, 9개의 셀 하이트라면 9트랙 셀이 된다. 셀 하이트가 높을수록 고성능 셀을 만들기 쉽지만, 심플한 셀에서는 쓸모없는 공간이 되어 버린다. 셀 하이트가 낮으면 복잡한 셀이나 고성능 셀을 만들기 어렵지만, 심플한 셀은 면적 효율이 좋다.

 그러면 이러한 표준 셀은 FinFET 시대에는 어떻게 바뀌는 것인가?

핀 피치가 넓으면 활성화 가능한 핀 수가 줄어든다.

 ARM과 IBM이 2012년의 ARM Techcon에서 행한 세션은 표준 셀의 셀 하이트와 핀 피치와 핀 수의 관계에 대한 자세한 설명이 있었다.

 12 트랙의 표준 셀에서 핀 피치가 메탈 피치에 균등하게 FinFET을 사용한 경우, 원칙적으로 12 트랙의 셀 높이 (Cell Height)의 라이브러리 셀 안에 12 개의 핀을 배치할 수 있다. 그러나 실제 셀에서는 콘택트나 파워 레일의 배치가 있기 때문에 모든 핀을 사용할 수 없다. 액티브 핀으로서 쓸수 있는 핀 이외는 더미 핀이 된다. 아래의 슬라이드는 12 트랙의 예로,이 경우는 8 핀이 활성화 되고 1 개의 FET 당 최대 4 핀이 쓰여진다.

12 트랙 셀에서 트랙 피치와 핀 피치가 같은 경우

 12 트랙의 경우 이렇게 일단 나쁘지 않은 것이지만, 이것이 8 트랙이 되면 상황이 달라진다. 만약 트랙 피치와 핀 피치가 동일 하다면, 액티브 되는 8핀 안의 절반 4핀으로 FET 당 최대 2 핀으로 되어 버린다고 말한다. 즉, 저전력으로 공간 절약의 8 트랙 셀에서는 FinFET의 구동 강도는 12 트랙 셀의 절반까지 떨어진다.

8 트랙 셀에서 트랙 피치와 핀 피치가 같은 경우

실제로는 4 핀은 오버 킬 가능성이 있지만, 2 핀에서는 충분한 성능이 되지 않을 가능성이 있다. 결과적으로 저소비 전력 회로는 성능이 극단적으로 낮아진다. 로우 파워의 CPU 코어는 9 트랙 셀로 설계하는 경우가 많은데,이 경우 12 트랙 셀을 쓰는 고성능 CPU 코어와 성능 차이가 크게 벌어진다.

 이 문제를 핀 수를 늘리는 것으로 해결하려 하면 더 많은 핀을 배치 할 수 있도록 로직 셀의 높이를 넓히게 된다. 그러면 트랙 수가 적은 표준 셀은 면적이 스케일 다운되지 않게 된다. 바꿔 말하면, 노드의 숫자를 미세화 해도 셀이나 칩의 면적이 작아지지 않게된다. 특히 로우파워 CPU나 SoC의 다이가 작아지지 않아, 비용이 높아진다.

 
메탈 피치보다 짧을 필요가 있는 핀 피치

 실제로는, 어느 반도체 업체도 핀 피치를 메탈 피치보다 좁히고 있기 때문에 위의 슬라이드와는 상황이 다르고, 크리티컬 정도는 낮다. 이미 언급했듯이, Intel의 14nm의 메탈 피치는 52nm (M1 메탈에서는 아니라고 보여진다.)로서 핀 피치는 42nm로 핀 피치 쪽이 80%로 좁다. TSMC의 16FF는 메탈 피치가 64nm로서 핀 피치는 지난해 (2013년)의 IEDM 데이터에서 48nm로 핀 피치가 75%로 이다. Samsung 에 관해서는 핀 피치의 데이터는 없지만, 메탈 피치는 64nm로 올해 (2014년)의 ISSCC (IEEE International Solid-State Circuits Conference)의 FinFET SRAM의 논문을 보면, 핀 피치는 상당히 좁다.

Intel은 핀 피치를 좁혔다

Samsung 이 ISSCC 2014에서 발표한 FinFET의 6T SRAM 라이브러리.

오렌지가 활성화 핀으로 그린이 더미 핀. 더미가 많은 것을 알 수 있다

 그러면 핀 피치가 메탈 피치보다 크게 좁은 경우 대체로 액티브 핀은 표준 셀 안에 몇개 배치가 가능한가? 이에 대해서는 ARM이 올해의 "International Symposium on Physical Design (ISPD) "의 키 노트 스피치에서 이론치를 설명하고 있다. 아래의 슬라이드가 그것으로 가로축은 셀 트랙 하이트, 세로축이 핀 피치, 표안의 값이 활성화 핀의 수가 된다.

64nm 메탈 피치의 경우 40 ~ 48nm 핀 피치시의 활성 핀 수

 이것을 보면 알 수 있듯이, 핀 피치가 좁아지면, 같은 수의 활성 핀을 확보하는 데 필요한 셀 하이트가 작아진다. 즉, 이론상 보다 작은 크기의 라이브러리 셀로 동일 구동 강도의 트랜지스터를 얻을수 있게 된다. 바꿔 말하면 같은 성능의 칩을 더 작게 만들 수 있게된다. 여기에서 드디어 3D 요소에 의해 트랜지스터를 작게하는 FinFET의 본질이 발휘되기 시작한다. 또한 9 트랙 셀에서도 충분한 성능의 핀을 얻을 수 있게된다.

 예를 들면, TSMC의 16FF의 경우 메탈 피치가 64nm이고, 핀 피치가 48nm이므로, 위의 차트의 맨 아랫줄이 된다. 그러면 간신히 9 트랙에서 8 액티브 핀을 확보 할 수있는 것을 알 수있다. 9 트랙 셀 라이브러리가 충분한 성능으로 쓸모있는 것을 의미한다. 12 트랙이라면 12 핀이다. 핀 피치가 메탈 피치와 같은 경우는 12 트랙과 8 트랙에서 2 배나 활성 핀 수가 달랐지만, TSMC의 스펙이라면 셀 크기에 맞는 핀 수의 차이가 있다.

 덧붙여,이 문제는 다소 완화하는 방법도 몇 가지있다. 예를 들면, ARM은 하프 트랙을 사용한 비정수의 트랙 하이트 등을 소개하고 있다. TSMC도 비슷한 아이디어로 메탈 피치가 64nm / 핀 피치가 48nm의 9 트랙 셀에서 핀 피치를 아탑티브로 조정해 핀 배치를 최적화하는 기술의 특허 (US 8,728,892)를 가지고 있다.

FinFET 화로 변하는 공정의 중요한 요소

 이처럼, FinFET 에서는 핀 피치가 셀 설계와 성능 / 면적 측면에서 중요한 요소가 되고있다. 대충 말하면, 셀 설계상 핀 피치는 좁으면 좁을수록 좋다. 위의 슬라이드를 보면 메탈 피치에 비해서 핀 피치는 75% ~ 80% 또는 그 이하로 하지 않으면 핀 배치가 문제가 된다.

 원리적으로는 저전력에 공간 절약형 작은 소형의 로직 셀 만큼 좁은 핀 피치의 효용은 커진다는 것이다. 즉, 핀 피치가 좁아지면 보다 칩이 작고 전력 효율이 좋아진다. 이 것을 반대로 받아들이면 FinFET 에서는 메탈 피치만을 좁게하면 셀을 작게 할 수 없는 경우가 있다. 예를 들면, 핀 피치가 40 ~ 48nm 으로 있더라도, 메탈 피치가 48nm로 좁으면 아래의 슬라이드 처럼 된다.

 FinFET 시대에는 종래와 같은 게이트 피치 × 메탈 피치 정도로는 셀 면적의 스케일링을  헤아릴 수가 없다. 핀 피치 혹은 메탈 피치와 핀 피치의 비율도 중요하게 지표가 바뀌었다.

 다만 지금까지의 논의는 각 핀의 전류 구동 강도가 이전 세대와 동일한 경우이다. 개별 핀의 전류 구동 능력이 증가한다면, 또한 이야기​​는 달라진다. Intel이 14nm 공정에서 행한 것은 그 것이다. 핀의 구동력이 올라 FET 당 핀 수를 줄일 수 있게 되었다. 실은 Intel은 14nm에서 핀 피치 / 금속 피치의 비율이 약 80%로 22nm 세대의 75 %보다 악화되고있다. 그러나 핀 높이가 높아진 데 따른 핀 수 저감으로, 그것도 로직에서는 문제가 없다고 보여 진다. 그리고, 핀 수의 감소는 활성 전력의 저감으로 연결되어, 그것은 TDP (Thermal Design Power : 열 설계 소비 전력)와 배터리 구동 시간의 개선에도 연결된다.

 이러한 14nm 공정 기술 요소가 보이면, Broadwell 과 Skylake 를 비롯한 Intel의 14nm 제품군 예상도 세워진다. 반도체 기술적으로는 22nm에서 14nm는 다시 좋은 면적 스케일링과 양호한 전력 성능비의 향상이 실현될 전망이 높다. 특히 면적 스케일링은 32nm에서 22nm로 미세화보다 이번 쪽이 우수하다 마케팅 토크만이 아닌 물리적으로 좋은 발전이 될 것 같다.

 그것은 CPU와 GPU의 마이크로 아키텍처를 확장 할 수 있는 여유가 늘어난 것도 의미한다. 즉, 14nm에서는 Intel은 공격적으로 마이크로 아키텍처를 혁신할 수 있게 된다.

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2014년 8월 25일 기사 입니다.