[분석정보] 광대역 메모리의 채용을 가능하게 하는 Intel의 새 패키징 기술 EMIB

Intel이 HBM 등의 채용을 손쉽게 하는 기술을 개발

 향후 Intel의 하이 엔드 GPU 코어 내장 CPU는 현재의 eDRAM 대신 HBM (High Bandwidth Memory)을 탑재하게 될 가능성이 있다. 이 경우 단순히 메모리 칩이 바뀔뿐만 아니라 메모리 및 사용이 달라진다. 128MB보다는 몇 GB 단위의 메모리를 싣게되고, 캐시가 아닌 메인 메모리의 일부로서 사용되게 될 가능성이 높다.

 Intel이 HBM을 채용할 가능성이 높다고 보는 것은 Intel이 HBM 최적인 패키지 솔루션을 개발했기 때문이다. 현재 HBM은 일반적인 2.5D (2.5 차원) 솔루션의 경우 Through Silicon Via (TSV) 기술을 이용한 실리콘 인터포저가 거의 필수다. 그러나 Intel이 개발한 패키지 기술 "Embedded Multi-die Interconnect Bridge (EMIB)"은 비용이 높은 TSV 인터 포저를 사용하지 않고 2.5D의 칩 접속이 가능해, 저비용으로 실현 가능하다고 Intel는 주장하고 있다.

HBM과 기존 DDR 계 메모리의 비교

HBM의 구현은 슬라이드의 오른쪽 2.5D가 주류가 될 것으로 보인다

3D 구현과 2.5D 구현 비교.

고속 CPU와 GPU는 TSV를 사용하기 어렵기 때문에 2.5D가 주류가 된다.

 EMIB가 의미하는 것은 Intel이 HBM 등의 초 광대역 메모리 기술을 저렴한 비용으로 이용할 수 있는 기술을 제공할 가능성이 있다는 것이다. Intel은 EMIB를 HBM에 응용할 수 있다고 설명하고 있지 않지만, 지향하는 방향은 공통이다. EMIB를 HBM에 적용 할 수 있다면, 엄청난 양의 CPU 생산하는 Intel이 자사 제품에 널리 초 광대역 메모리를 채용 할 수 있는 길이 열린 것이다. HBM을 사용하면, 그 용도 중 하나는 현재의 eDRAM 솔루션의 후속이 되는 대형 GPU 코어 내장의 초 광대역 메모리 CPU이다.

메모리 용량이 제한되는 현재 Intel eDRAM 솔루션

 Intel은 현재 Haswell GT3e에 탑재하고 있는 eDRAM 칩은 비용에서 큰 문제가 없다고 한다. 그 이유는 몇 가지 생각된다. 우선, Intel은 자사 Fab을 회전시키기 위해 자사 Fab의 제조 용량을 채워야한다. Intel Fab에서 제조하는 eDRAM은 용량을 채우는 좋은 제품이 되기 때문에 제조 비용은 문제가 되지 않는다. 로직(CPU) 공정과 기본은 같은 라인에서 제조 할 수 있기 때문에 설비적인 낭비도 적은 것으로 보인다.

 그러나 Intel eDRAM의 DRAM 셀은 특수 설계되어 있어, 그에 따라 메모리 용량을 크게 할 수 없다. Intel eDRAM은 로직 공정에 넣기 때문에 커패시터가 비트 선상에 있는 COB (Capacitor Over Bitline)에서 M2에서 M4까지의 배선 층의 공간을 사용해 커패시터를 생성하고 있다. 커패시터 자체는 금속 막에 절연막을 사이에 둔 MIM (Metal Insulator Metal)로, 용량은 22nm 공정에서 14.2fF / cell 이다.

 메모리 셀은 1T-1C (1 트랜지스터 -1 캐패시터) 구성으로 액세스 트랜지스터는 22nm의 3D 트랜지스터 (Tri-Gate)를 사용한다. 액세스 트랜지스터와 캐패시터는 위 아래로 3D 배치되어 있다. 메모리 셀은 한눈에 "8F2"에 보이지만, 워드 라인 로직 공정의 상층 배선 피치가 넓기 때문에 DRAM 메모리 셀의 면적은 0.029 제곱 μm (29,000 제곱 nm)로 상당히 크다.

 그래서, Intel eDRAM은 DRAM 셀 자체가 크다. 따라서 1세대 eDRAM은 77 제곱 mm의 다이 사이즈로 용량은 1G-bit로, DRAM 으로는 다이 크기에 비해 용량이 매우 작다. Byte 환산이면 128MB이다. 용량이 128MB로 작기 때문에 Intel이 eDRAM을 하드웨어 관리 캐시로 사용하고 있다. 그에 따라 CPU 측에 매우 큰 용량의 태그 RAM을 내장할 수 밖에 없게 됐다. 아마도 L3 캐시와 동량 정도의 태그 RAM 용 SRAM을 싣고있는 것으로 보인다. 결과적으로, Haswell의 GT3e 솔루션은 CPU도 태그 RAM에 비대해져 CPU 측의 다이 코스트도 오른다.

Haswell 4 + 3 구성 GT3e 솔루션. CPU 다이 측에 큰 부분이 태그 RAM으로 보인다

Haswell 제품군의 다이 비교.

eDRAM에 해당하는 왼쪽 4 + 3 만 매우 다이가 큰 것을 알 수 있다

 HBM 등을 사용하게 되면 메모리 및 메모리 관리 방식이 크게 달라질 것으로 보인다. 메모리는 CPU의 패키지에 몇 GB가 내장된다. 그만큼 양의 메모리가 되면 하드웨어 관리 캐시하는 것은 넌센스이다. 따라서 메인 메모리로 주소 공간에 매핑, 소프트웨어에서 패키지 외부의 DDR 계 메모리와 액세스 제어를 관리하게 될 것으로 보인다. 바꿔 말하면, 소프트웨어 관리해도 합당한 메모리 용량이 된다. 실제로 AMD는 이러한 HBM의 사용에 대한 비전을 가지고 있으며, Intel도 비슷한 발상을 가지고 있을 가능성이 높다.

HBM을 CPU 주위에 배치하고 기존 모듈 메모리를 활용하는 AMD의 비전

HBM 보급 장애의 하나는 TSV 인터포저 비용

 HBM은 Intel의 커스텀 eDRAM 솔루션과 비교하면, 메모리 대역뿐만 아니라 메모리 용량을 크게 하는 것이 가능하다. 메모리는 더 깊은 계층으로 향하고 있어, HBM 같은 "가깝고 빠른 범용 메모리"는 앞으로는 필수 기술이 될 가능성이 있다. 그렇지만, HBM은 큰 약점이 있다. 그것은 HBM의 기본 구현 방식인 2.5D는 비용이 높고, 어셈블리가 복잡하다는 점이다.

 TSV 실리콘 인터포저는 말하자면 배선층 만의 실리콘 칩이다. CPU나 메모리 등의 통상의 반도체 칩은 프런트 엔드 트랜지스터 층과 백엔드 배선층으로 되어 있다. 실리콘 인터포저는 백엔드의 배선으로만 형성되어 있으며, TSV 홀에서 다이의 앞뒤를 연결한 배선을 행한다.

2.5D의 HBM 솔루션의 예

 2.5D 광대역 메모리 솔루션은 TSV 인터포저상에 CPU와 GPU 등의 로직 칩과 DRAM 칩을 올린다. 모두 인터포저와는 마이크로 범프로 접속한다. 인터포저 자체는 보통의 범프로 PCB에 연결한다.

 문제가 되는 것은 HBM의 비용. 반도체 제조 공정의 프런트 엔드 공정을 행하지 않고, 지난 공정 기술로 제조한다고는 해도, 실리콘 칩의 TSV 인터포저에 상응하는 생산 비용이 든다. HBM의 2.5D를 유기 소재 패키지로 실현하려는 기술 연구도 되고 있지만, HBM의 배선 밀도가 높기 때문에 그대로는 어렵다. HBM이 우뚝 서서 볼륨이 나오게 되면, TSV 인터포저 비용도 내려갈 것으로 볼 수 있지만, 그것은 시간이 걸린다. 최초 세대의 HBM은 로직 칩도 DRAM의 최하층에 사용하게 되어, 전체 대역을 내려면 최소 4층 스택이 필요할 것으로, HBM은 당초 구상보다 비싼 솔루션이 되었다.

 이러한 사정으로 HBM은 처음에는 하이 엔드 GPU와 HPC (High Performance Computing) 시스템 등에서 완만하게 보급 될 것으로 전망되고 있다. 현재 GDDR5를 단번에 바꾸는 것은 비용에서 어렵다. 또한 GPU 통합형 CPU에 적용에도 비용이 벽이 된다.

DRAM의 기술 동향

TSV 인터 포저를 불필요 하게 하는 Intel의 EMIB 기술

 이런 상황에서 Intel이 발표한 것이 EMIB이다. EMIB은 TSV 인터포저를 사용하지 않고, 고밀도 칩 간 배선을 실현한다. TSV 인터포저를 사용하는 2.5D와 비교하면 저렴한 비용과 간단한 조립 공정으로 제공한다는 점은 장점이라고 Intel은 설명한다.

 EMIB는 다이 (반도체 본체) 사이의 인터페이스 부분만을 매우 작은 면적의 서브스트레트에 접속한다. "EMIB는 임베디드 브리지다. 매우 작은 실리콘 조각에 2 대를 연결하는 데 필요 충분한 만큼의 크기로 되어있다"고 지난해 (2014년)의 Intel Developer Forum (IDF)때 Intel의 Sunit Rikhi 씨 (General Manager, Intel Custom Foundry / Vice President, Technology and Manufacturing Group, Intel)는 설명했다.

2개의 다이를 잇는 EMIB를 패키지에 포함

 EMIB는 다이 사이를 연결하는 작은 FCBBA 기판을 패키지에 편입한다. TSV 인터포저는 복수의 다이를 올리는 큰 실리콘이지만, EMIB 다이끼리의 인터페이스 면적을 커버하는 정도의 매우 작은 실리콘이다. 또한 TSV 인터포저는 접속기에 TSV 홀을 열 필요가 있다. 반면 EMIB에서 TSV는 불필요하다. 또한 EMIB가 패키지 서브 스트레이트에 적절히 편입되어 있으면, 어셈블리 공정도 간소화 된다.

TSV 인터포저를 쓰는 2.5D와 EMIB에 의한 2.5D 비교 슬라이드

위가 Intel이 보인 EMIB와 TSV 인터포저를 비교한 그림이다. 언뜻 보기에, EMIB 쪽이 극적으로 심플하게 보이지만, 물론 그렇게 간단한 얘기가​가 아니다. 위의 슬라이드는 패키지 서브 스트레이트에 EMIB 브리지 실리콘 삽입 공정이 생략되어 있기 때문이다. EMIB 삽입도 다이 측의 핀에 맞춘 보정이 엄밀해서 나름대로 장애물이 있지만, Intel은 그것에 대해 설명하고 있지 않다. 또한 EMIB의 기판은 FCBGA로 되어 있어얼마나 고밀도의 볼까지 대응할 수 있는지가 명확하지 않다.

MCP 와는 배선 밀도가 다른 EMIB 솔루션

　Intel의 EMIB 관해서는 현상태에서는 아직 나와 있는 정보가 적고, 판단이 어렵다. 지난 가을의 단계에서는 EMIB 프로토 타입에 의한 테스트 단계라고 설명했다. Intel은 EMIB을 파운드리 고객에 대해서도 제공한다. 파운드리 고객에 대해서는 올해 (2015년) 중에 샘플 출하 가능하다 설명한다.

 Intel은 EMIB과 HBM을 묶지 않았다. 그러나 EMIB 패키지의 최종 타겟의 하나가 2.5D 솔루션이 필수인 HBM에 있는 것은 확실하다고 보여진다. Intel은 EMIB의 최대 장점을 더 고밀도 배선이 가능한 것으로 해서, HBM의 방향성과 일치한다.

 EMIB 현재 Haswell eDRAM 솔루션과 같은 Multi-Chip Package (MCP)와의 차이는 무이 다른가? 가장 큰 차이는 고밀도 배선의 구현이 쉽게 가능한 것이다. 예를 들어, 현재 Intel의 eDRAM은 단방향 64-bit 인터페이스를 6.4Gbps의 높은 전송 속도로 구동해, 상하행 총 102.4GB / sec의 전송 속도를 실현하고 있다. MCP는 배선 밀도가 제한되기 때문에 전송 속도를 높여 메모리 대역을 끌어 올리고 있다.

Intel의 eDRAM의 인터페이스와 셀 구조

 이에 비해 HBM은 1,024-bit의 메모리 인터페이스를 사용한다. 128-bit의 메모리 채널을 8채널 묶은 초 광폭 인터페이스다. 데이터 전송 속도는 1에서 2세대 HBM에서 1 ~ 2Gbps로 비교적 억제되어 있다. 그러나 인터페이스 폭이 넓기 때문에 중속에서도 1스택으로 128 ~ 256GB / sec의 메모리 대역폭을 실현 가능하다.

DRAM 대역폭의 동향

 넓고 배선 거리가 짧은 인터페이스를 저속으로 구동하는 것이 소비 전력은 억제된다. HBM은 GDDR5 비해 대역폭 당 전력 소비는 50% 이하이며, 전력 효율이 매우 좋다. Intel이 EMIB에서 HBM을 사용할 수있게 되면 더 광대역을 더 낮은 전력으로 실현 가능하게 될 가능성이 있다.

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