[분석정보] JEDEC이 "DDR4"와 TSV를 사용 "3DS" 메모리 기술의 개요를 밝힌다.

 

 

3개의 시장에 각각 다른 메모리 기술이 침투

 

 

미국 캘리포니아 주 산타 클라라에서 개최된 Server Memory Forum 장소

　DDR4 등 차세대 메모리 기술과 DRAM 칩을 적층하는 실리콘 관통 비아 (TSV : Through Silicon Via) 기술 동향을 보여줬다.

　포인트는 4개. 첫 번째는 DRAM 시장마다 다른 종류의 메모리가 주류가 되는 시대에 들어가는 것. 두 번째는 DDR4가 더 DDR3에서의 계승성이 높은 사양으로 메모리 속도도 둔화가 명확하게 된 것. 세 번째는 JEDEC (미국의 전자 공업회 EIA의 하부 조직으로 반도체의 표준화 단체)이 TSV를 진심으로 추진하고 있으며, 초기 단계에서 침투 시키려고 하고있다. 네 번째는 앞으로의 메모리 속도는 TSV에 기대하는 의견이 강해지고 있는 것. 메모리의 미래는 매우 혼란 상태로 시작했다.

 

2013 년 메모리

 

　JEDEC은 미국 캘리포니아 주 산타 클라라에 서버용 메모리 기술 컨퍼런스 "Server Memory Forum '을 개최했다. 이 컨퍼런스는 서버용이라고 이름을 붙이고는 있지만, 실제로는 DDR4와 TSV를 이용한 3D 적층의 JEDEC 표준의 진전을 공개하는 최초의 컨퍼런스이다. 즉, 서버뿐만 아니라 PC 메인 메모리 및 그래픽 메모리를 포함한 차세대 메모리의 기본 기술과 JEDEC에서의 논의 동향을 밝히는 최초의 장소가 되었다.

 

DDR4는 서버 시장에서 침투

　DDR4의 설명 컨퍼런스 이더라도, 서버 메모리용 되는 것은, JEDEC가 DDR4는 서버에 맞추기 때문이다. 9월 Intel Developer Forum (IDF)에서는 Intel이 DDR4를 서버에서 도입하고 PC에 침투하는 것은 2015년이 된다 밝혔다. 메모리 규격을 정해 보급을 추진하는 JEDEC의 움직임도 그것과 연동하고 있다.

　JEDEC의 의장을 맡고 있는 Mian Quddus  씨 (Samsung Semiconductor / Chairman, JEDEC)는 다음과 같이 말한다.

　"DDR4는 먼저 서버에 침투하는 것이다. 반면에, PC는 DDR3에 잠시 머문다. 휴대 전화 등은 LPDDR 계 DRAM이 사용되며, LPDDR은 노트북 PC의 일부, Ultrabook에도 침투 할것 ""DRAM은 더이상 원 사이즈 피츠 올 (one size fits all)로는 시장의 요구에 대응을 나눌 수 없게 되었다. 이것이 흐름이다. "

 

DRAM의 저가격화가 메모리의 분화를 밀어

　DRAM 산업은 매우 오랫동안 한 종류의 메모리를 거의 모든 시장에 제공하는 원 사이즈 피츠 올을 계속해왔다. 하지만 휴대전화나 스마트폰에 모바일에 특화된 DRAM이 사용되게 되어 상황이 바꼈다.

　PC에 가깝게 쓰여지는 방법인데도 불구하고 태블릿은 모바일용 LPDDR 계를 사용한다. 2013년에는 노트북 PC의 가장 얇은 Ultrabook에도 LPDDR 메모리가 침투 할 가능성이 나오고 있다. 친밀한 장치에 점점 모바일 메모리가 침투하고 있다.

　한편, 하이 엔드 메모리도 DDR4로 교체한다. 일반적으로 신종 DRAM은 PC에서 도입되지만, DDR4는 서버에서 도입된다. 2013 ~ 2015 년까지 PC는 대부분 DDR3, 서버가 DDR4로 PC 및 서버 시장에서도 메모리가 분단된다. 또한 HPC (High Performance Computing)의 세계에서 TSV를 사용한 고속 메모리를 검토하기 시작했다.

　이렇게 보면, 메모리는 시장에 따라 종류가 병존하는 시대에 들어 오기 시작한 것을 알수 있다. 그 배경에는 기술적인 문제와 경제적인 이유가 있다. 기술적으로는 배터리 구동의 모바일 기기에서는 소비 전력이 낮은 LPDDR 계열이, 멀티코어화로 메모리 대역폭과 용량 확대 (전력을 억제하면서)가 급선무인 서버에서 DDR4인 것이 바람직하다. 하지만 그것은뿐만 아니라 DRAM 폭락도 크게 영향을 주고있다.

　DDR3 DRAM은 현재 역사적으로도 낮은 가격에 제조 업체는 이익을 내지 못하고 고통 받고 있다. 따라서 조금이라도 DRAM에 부가가치를 붙여 높은 가격에 팔고 싶은 상황이다. PC 시장에 투입하면 DRAM은 순식간에 가격 경쟁으로 이익이 없는 가격으로 떨어진다. 그러나 서버와 모바일 시장에서 소비 전력을 낮출 수 있고, 대용량 및 고속화 할 수 있다면 있다면, 조금 DRAM 가격이 비싸도 허용된다. 따라서 DRAM 벤더로는 부가가치가 붙은 DRAM을 부가가치가 평가되는 시장에 투입하고 싶다. DDR4 내용은 신중하게 서버에서 도입하여 조금이라도 이익을 내려고 하고 있다고 볼 수 있다. 따라서 DDR4에서는 메모리 용량을 늘리는 부분이 강조되었다. 서버에서 메모리 용량을 증가가 현재 가장 중요한 과제가 되고 있기 때문이다.

 

DDR4 메모리의 특징

 

 

클라우드로 메모리 용량에 대한 요구가 증대

 

 

서버에서 메모리의 과제는 용량

 

 

마무리를 앞둔 DDR4 메모리 규격

　DDR4의 사양은 아직 최종 버전이 없고 내년 (2012년) 봄 무렵에 최종 사양이 발표 될 예정이다. 올해 (2011년) 1월 단계에서 Samsung 테스트 칩 등으로 DDR4 인터페이스의 검증이나 각종 동작 시험을 시행하고 아래의 슬라이드 처럼 좋은 결과가 나와 있다고 한다. 현재는 DIMM의 사양에도 들어가 있어 초읽기에 들어가고 있다.

 

 

 

DDR4와 DDR3의 주요 사양 비교

 

 

DDR4는 순조롭게 개발 중

 

 

DDR3 및 DDR4 모듈 비교

 

 

서버용 대용량 모듈을 제공

　DDR4 내용은 JEDEC의 Bill Gervasi 씨 (Form Factor, Inc. / Chairman, JEDEC JC-45.5)가 지난해 (2010년)의 메모리 컨퍼런스 "MemCon 10"에서 JEDEC의 도중 경과를 밝히긴 했다. 그러나 뚜껑을 열면 DDR4의 스펙은 MemCon 밝혀졌던 사양이 꽤 달랐다.

　첫째, DDR4의 인터페이스는 서버에서도 점 대 점이 되었으나, 실제로는 서버에서 멀티 드롭을 지원한다. 서버 측의 요구에 응해 스펙이 바뀌어 온 것 같다. 기본은 서버 1 채널에 2DIMM 슬롯으로 현재와 크게 다르지 않다. 그러나 DIMM은 DDR3에 도입되고있는 "LRDIMM (Load Reduced DiMM)"의 존재감이 훨씬 강해지고 있다. 후술하는 적층 3DS를 사용하는 경우 LRDIMM이 추천되고있다.

 

 

 

DDR4 메모리 인터페이스

 

 

LRDIMM 인터페이스

　LRDIMM은 버퍼칩을 DIMM에 탑재하는 새로운 DIMM 규격이다. Registered DIMM (RDIMM)과 달리, 명령 / 주소 버스와 데이터 버스도 버퍼한다. 인터페이스의 고속화와 대용량화가 가능하게 된다. 높은 전력과 높은 가격으로 악명이 높았던 "FB (Fully Buffered)-DIMM (FBD)"과 기본은 비슷하지만 인터페이스를 직렬화 하는 FB-DIMM과 달리 병렬 버스의 LR-DIMM에서는 버퍼칩은 저비용 저전력에 있다고한다.

 

 

LRDIMM 기술 개요

 

 

메모리 버퍼의 블록 다이어그램

 

 

LRDIMM 가격

 

 

서버용 LRDIMM

 

느린 DDR4의 로드맵

　JEDEC의 서버용 DDR4에서 눈에 띄는 것은 느린 속도의 고속화이다. 아래의 슬라이드는 Oracle이 이번 컨퍼런스에서 보여준 JEDEC의 메모리 로드맵이다. Oracle이므로 당연히 서버용 DDR4의 로드맵이다. 이 차트에는 재미있는 점이 몇가지 있다. 알기 쉽게 하기 위해 만든 것이 아래의 그림이다.

　먼저 알게되는게 DDR4의 고속화가 매우 느린 것이다. 서버용는 원래 PC용 보다 느리지만, 그렇다 하더라도 슬로우 페이스다. 게다가,이 로드맵은 2020년 까지 DDR4가 늘고있다. DDR과 DDR2는 3년 정도로 전송 속도가 2배로 다음 DRAM 규격에 세대 교체했다. 그것이 DDR3는 본격적인 세대 교체가 PC에서 시작되는 것은 2014 ~ 15 년에서 이전에 7년 가까이 (서버는 5년 이하) 걸린다. 이 예상 로드맵을 보면, DDR4도 같은 정도의 세대 교체와 속도의 걸음이 상정되는 것을 알 수 있다.

 

JEDEC의 DRAM 로드맵

 

 

DDR4 메모리 로드맵

　물론 로드맵은 크게 써 바뀔 가능성이 있다. 그러나 지금의 시점에서, JEDEC가 DDR 계의 상품 메모리의 고속화와 세대 교체를 서두르지 않는 것은 확실하다. 오히려 중시하고 있는 것은 대용량화와 저소비 전력화이다. DDR3 (1.5V)에서는 저전압 버전 DDR3L (1.35V)이 등장했지만, DDR4 (1.2V)에서도 저전압 DDR4L (1.0 ~ 1.0x V 사이가 될 예정)가 등장한다. DDR4에서는 통상 전압 판에서 저전압으로 바뀌는 로드맵이되고 있다.

　용량은 뒷부분에 나오는 "3DS (주로 TSV를 사용 DRAM의 적층 규격)"에 의해 단일 ​​칩 패키지 안에 여러장 DRAM의 다이 (반도체 본체)를 거듭해 저장하여 용량을 늘린다. DDR4_2H는 2-High (DRAM 다이를 2 겹) DDR4_4H는 4-High, DDR4_8H는 8-High 최대 8매 까지 거듭한다. 16G-bit DRAM을 거듭한다면 1칩 패키지 16GB (128Gbits)의 용량이 된다.

　그러나 DRAM 칩 자체의 대용량화는 무어의 법칙보다 느린 속도로 밖에 진행해 가지 않는다. 위의 그림과 같이 현재 2Gbits 제품이 주류이지만 이것이 4Gbits로 전환되고 2019년 경에는 16Gbits에 달할 전망이다. 하지만 무어의 법칙의 2년에 2배의 속도에서 멀다. 그 가장 큰 이유는 공정 기술 자체의 미세화가 느린 때문이다. DRAM 공정 기술은 현재 30nm 공정대. 이것이 내년 (2012년) 이후 28nm 전후의 20nm 대 후반의 공정 이상이 되고 2014년에는 22nm 전후의 20nm 대 전반에 접어드는. 하지만 CPU의 공정 노드와 비교하면 미세화의 속도는 절반에 불과하다. 따라서 DDR4 세대에서 적층 패키지가 중요하다.

 

DRAM 내부를 4개의 독립 작동하는 그룹으로 나눠

　서버용은 대용량 이어야 한다는 제약이 있기 때문에 속도가 느리다. 따라서 DDR4는 PC에서 지원이 시작되는 2014 ~ 15 년에는 가속화가 촉진되는 것으로 추정된다. 실제로 다른 프레젠테이션 에서는 DDR4의 속도가 약간 빠른 속도로 기록되고 있는 것이 있다. 그러나 이 경우에도 역시 전체로 보면 DDR4의 걸음은 느리다. 큰 틀에서는 DDR3 부터 속도가 완만해 지고 있다는 것을 알 수 있다. 이것은 메모리 대역폭이 부족할 시스템에서는 DDR4와 병행하여 다른 메모리 솔루션이 도입될 가능성을 시사하고있다.

 

DRAM의 도드 맵

　DRAM은 원래 코어 메모리 셀의 속도가 거의 고속화 하고 있지 않다. 인터페이스 속도를 빠르게 해도 코어는 저속 상태로 프리 페치 (Prefetch) 기술로 병렬로 접속하여 전송 속도를 올리고 있다. JEDEC의 컨퍼런스에서는 DDR4의 프리 페치 기술에 대해서도 밝혀졌다. 컨퍼런스에서 DDR4 매개 변수의 설명을 했던 JEDEC의 JS Choi 씨 (Samsung)는 다음과 같이 설명했다.

　"DRAM 세대에 걸쳐 핵심 주파수는 거의 200MHz로 되어 있다. 이것은 공정 기술과 셀 기술의 제약이다. 그래서 인터페이스 속도를 높이기 위해 프리 페치를 사용해 왔다. DDR은 한번에 2 데이터를 액세스 해 2배의 전송을, DDR2는 4 데이터를 1 번에 4배의 전송을 이에 맞추면, DDR4는 프리 페치 16해야 할 것이다. 그러나 우리는 다른 길을 선택했다. 그것은 뱅크 그룹을 사용하는 것이다. "

　"개념은 16 메모리 뱅크를 그룹으로 나누고 각 그룹이 마치 독립적인 DRAM 구성 요소처럼 작동하게 하는 것이다. (아래) 슬라이드 왼쪽은 x4/x8 장치, 4 뱅크 씩 4 그룹의 분리된 각 뱅크 그룹은 각각 독립적인 작동이 가능하다.이 기술 자체는 새로운 것은 없다. GDDR5에서 이미 채택하고 있는 기술과 거의 같은 것이다. "

 

 

뱅크 그룹 기술

　GDDR5에서 전용한 뱅크 그룹 기술. DDR4에는 이외에도 LPDDR과 비슷한 방식을 취하고 있는 부분도 있어, JEDEC의 지금까지의 DRAM 규격의 집대성적인 기술이 되고있다.

 

뱅크 그룹 기술에 버스와 DRAM 내부의 효율화를 도모

 

　DDR4 DRAM은 16 뱅크에서 기본적으로 이것이 4 개의 뱅크 그룹 (x4/x8 장치의 경우)으로 나눌 수 있다. 4 뱅크 각각 별도의 명령을 실행하는 것이 가능하다. 각각의 뱅크 그룹에 DDR3와 같은 프리 페치 8n에 액세스 한다. 그러나, 인터페이스 속도에 맞추려면 프리 페치 8n의 2 배의 데이터가 필요하다. DDR4는 여러 뱅크에 액세스 이 간격을 메운다.

　"2개의 서로 다른 뱅크에 액세스 할 경우에는 아무런 제한 없이 인터페이스 속도에 맞춰 전송이 가능하다. 컬럼 커맨드의 간격인 tCCD (Column address to Column address Delay)가 지표다. 어느 뱅크에 액세스 후 다른 뱅크 그룹의 뱅크에 액세스 할 경우는 tCCD_S (tCCD 쇼트)로 4n 클럭이기 때문에 액세스에 어떤 제약도 없다. 그러나 같은 뱅크 그룹의 뱅크에 액세스 할 경우 tCCD_L (tCCD 롱)로 하고 제약이 생긴다 "

　즉, 다른 뱅크 그룹에 액세스 할 경우 DDR4의 전송 대역을 충분히 채울 수 있다. 그러나 같은 뱅크 그룹에 액세스하는 경우에는 대역을 충분히 채울 수 없다. 버스의 실효 대역에는 약간의 제약이 걸려있다.

 

뱅크 그룹의 제약

 

 

Prefetch 아키텍처

　참고로, 위의 슬라이드는 실수가 있으며, tCCD_L이 다른 뱅크 그룹의 액세스, tCCD_S가 같은 그룹이라고 쓰여져 있다. 이것은 반대가 맞다. Choi 씨는 슬라이드의 설명이 잘못 반대로 되어 있다고 인정하고 있다.

　이처럼 뱅크 그룹을 사용하는 것으로, DDR4는 높은 전송 속도를 달성하고 있다. 이점은 CPU 측에서 메모리 액세스 입도를 DDR3 시대와 같게 유지하여 메모리 액세스의 실효율을 올리는 것. DRAM 내부를 그룹화 하여 DRAM 내부의 효율을 올리는 것. 그리고 DRAM 칩의 제조 비용을 낮출 것 이라고 한다.

　"DDR4는 DDR3에 비교해 다이 오버 헤드 (다이의 비대화)가 5 ~ 6 %로 끝난다. 다이 크기를 억제하는데 효과가 있었던 것은 프리 페치를 8로 둔 것이다. 만약 프리 페치 16 늘게 됐으면, 다이는 또한 5 ~ 7%나 커지는 것이다. 실제로 DDR2에서 DDR3에서는 다이 오버 헤드가 컸다 "고 Choi 씨는 설명한다.

　실질적으로 프리 페치 16 상당의 메모리 액세스를 가능하게 하는 뱅크 그룹은 아래 그림과 같이 DDR4에서는 고속화가 가능하다. Choi 씨는 DDR4에서 현재 예정되어 있는 전송 속도는 3.2Gbps (3,200 Mbps)까지 이지만, 과거의 예에서 보면, 그것은 보다 높아질 가능성이 높은 것이라고 말한다.

 

DRAM 셀 및 IO 주파수의 관계

　참고로, 그림을 보면 알 수 있듯이 DDR4에서는 제품의 주파수 단위가 종전의 배가 되었다. 1,600 Mbps 및 2133Mbps 사이에 1,867 Mbps가 2,133 Mbps와 2,666 Mbps의 사이에 2,400 Mbps와 같은 상태로,보다 섬세한 단계에서 제품의 주파수가 오른다. 이것은 빠른 속도가 둔화되고 있는 것으로 연결된 것으로 생각된다.

 

DDR4 이후는 TSV를 추진하는 JEDEC

　DDR4에서는 TSV에 의한 적층 기술 "3DS"를 채용하는 것도 중요한 요소가 되고 있다. 3DS는 메모리 다이를 거듭해 원칩 패키지에 거두는 것으로, 메모리 용량의 증대, 저전력화, 고전송률, 고효율화를 실현한다. CPU와 3DS 사이의 인터페이스 자체는 DDR4이지만 적층 다이 사이를 넓은 인터페이스에 연결할 수 있다.
    

 

3DS의 기술

 

 

3DS의 특징

 

 

TSV에 의한 적층화 기술

　JEDEC는 3DS를 DDR4에서 갑자기 도입하는 것이 아니라, DDR3도 시험적으로 도입하려고 하고있다. 기술적으로 DDR3와 DDR4의 3DS는 비슷한 것이된다. 기존의 DRAM의 적층 패키지 DDP와 QDP와 큰 차이는 TSV를 사용하는 것으로, 마스터 - 슬레이브 방식을 취할 것. CPU와 DDR3/DDR4 인터페이스는 마스터의 DRAM 다이를 갖춘다. 마스타다이와 슬레이브 다이군 사이는 전용 인터페이스로 묶일 수 있다. 이 아키텍처는 저전력화와 고속화를 실현한다.

 

 

DDR3도 3DS를 시험 적으로 도입

 

 

3DS의 내부 연결

 

 

마스터 및 슬레이브 인터페이스

　JEDEC은 TSV에 따르면 3DS를 DDR4뿐 아니라 DDR3 세대로도 앞당겨 왔다. 그러나 TSV의 양산이 준비되어 있는지 내용은 JEDEC 내부에서도 견해가 나누어져 있다. 이번 컨퍼런스에서 Bill Gervas 씨는 TSV는 적어도 2016년 까지 스피드 수율면에서 준비가 갖추어지지 않는다 발언. 대조적으로, 메모리 모임을 묶는 Desi Rhoden (데지 · 로덴) 씨 (Chairman, JEDEC JC-42 : Solid State Memories)가 "JEDEC의 견해는 TSV는 현재 이미 준비되어 있는 것이다"라고 반박하는 장면이 있었다.

 

TSV의 조기에 반박하는 슬라이드

　또한 컨퍼런스에서는 TSV를 사용한 DDR4와는 다른 고성능 버전의 메모리 기술도 제안 되었다. 일부에서 Ultra Wide I / O 등으로 불리고 있는 기술로, 실리콘 인터 포저 등을 사용하는 것으로, TSV를 사용하지 않는 CPU와 GPU에서 TSV를 사용 고속 메모리에 직접 액세스 할 수 있도록 한다. GDDR5의 다음 그래픽 메모리 규격으로서 소문나고 있는 사양이 바로 이런 것이다.

 

Wide I / O와 비교

 

 

2011년 11월 7일 기사 입니다.

 

 

[분석정보] 2015년 컴퓨터 플랫폼 IDF Spring 2005

 

 

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