[고전 2003.02.27] Prescott,Tejas는 5GHz대, 65nm Nehalem은 10GHz이상

 

2007년에는 10GHz를 예고하는 Intel

 Intel CPU는 2007년경에는 10GHz에 달하고, 2010년에는 15 ~ 20GHz에 오른다. 하지만 고클럭화에 장애물도 점점 높아진다. 예를 들어, CPU의 소비 전력은 다음 세대에서 100W에 달한다. Intel은 2월 18 ~ 21일 미국 산호세에서 개최한 "Intel Developer Forum (IDF) "에서 차세대 CPU의 동작 주파수 및 기술에 대한 힌트를 밝혔다.

 아래는 IDF의 프레젠테이션에 포함되어 있었고, CPU 주파수의 트렌드 그림. Intel은 2007년까지 10GHz로 명확하게 설명하고 있다.

 

 

CPU의 클럭

 

 같은 것은, 아래의 클럭주기와 배선 지연 (인터커넥트 RC 지연)의 비교 도표도 보여주고 있다. 이 그림은 현재 0.13μm (130nm)에서의 클럭주기는 300ps (피코 초)의 둘레에 있으며, 역산하면 3.3GHz 정도로 실제 제품과 부합한다. 그래서 그림에서 다음에 90nm를 보면, 이쪽은 클럭주기는 200ps 정도로 역산하면 5GHz가 된다. 65nm에서 80ps 정도로 역산하면 12.5GHz 근처가 된다.

 

클럭주기 및 배선 지연

 

 Intel의 65nm 공정은 2005년에 도입으로 2007년까지 CPU 생산의 주력이 될 예정이므로 2007년의 CPU는 65nm에서 12.5GHz가 될 것으로 예측하고 있는 것이다. CPU의 주파수 트렌드 그림과 일치한다. 그리고 이 오버 10GHz CPU는 아마 3세대 후 "Nehalem (네할렘)"이 될 것이다. 이것은 간단한 계산으로 추측이 된다. (여기의 네할렘은 취소된 네할렘)

 Intel은 0.13μm 판 Pentium 4 (Northwood : 노스우드) 후속 90nm 공정 차세대 CPU "Prescott (프레스컷)"으로 5GHz를 대상으로 하는 것이 IDF에서 발표됐다. 1세대 에선 약 1.5 ~ 1.6 배 클럭이 향상된다는 기존의 이론에 따르면 0.13μm에서 3.2GHz라고 하면 5GHz 조금이 당연한 클럭 향상이 된다. (실제로는 프레스캇은 4Ghz 취소. 3.8Ghz가 최상위 제품. 테자스, 네할렘 전부 취소.)

 Intel은 Prescott의 후속으로 2004년에는 "Tejas (테하스 , 테자스)"도 투입한다. 그러나 Tejas는 기본적으로 Prescott의 확장 버전이므로 주파수는 그만큼 늘지 않는 것이다. 아마 90nm에서 5GHz 대, 65nm 버전의 "Tejas Compaction"이 1.6 배의 클럭이라고 하면 8 ~ 9GHz라는 근처가 추측된다.

 그러면 논리적으로 생각하면 65nm에서 오버(초과) 10GHz를 달성 할 수 있는 아키텍처를 일신하여 더 높은 주파수화를 가능하게 하는 것으로 추측되는 것이 Nehalem 이라는 것이다. 만약 Nehalem이 같은 클럭의 Pentium 4 / Prescott / Tejas보다 1.2 배 높은 주파수 화 할 수 있다면, 65nm 버전의 Nehalem은 10몇 GHz를 달성 할 수 있는 계산이 된다.

 IDF는 Intel의 Justin Rattner 씨 (Intel Senior Fellow and Director, Microprocessor ​​Research Labs)가 2010년에는 15 ~ 20GHz 된다고 하는 예측을 보여 주었다. Nehalem이 65nm에서 10수 GHz이라면 이 숫자도 달성 할 수 있다. 라는 것은 45nm 공정에서 15GHz 이상을 달성 가능한 계산이 되기 때문이다. 다음의 30nm 공정이 되면 가볍게 20GHz 이상의 계산된다.

 Nehalem이 Tejas보다 높은 주파수라고 하면 CPU 마이크로 아키텍처 자체가 고주파화를 위해 개선된 것이다. 아마도 클럭을 높이기 위해 더 파이프 라인을 세분화하는 것이라고 생각된다. (파이프 라인 수가 늘어나는 것은 (병렬실행 증가) IPC를 높이기 위한 것, 파이프 라인의 단계를 길게(깊게,세분화) 만드는 것은 클럭을 높이기 위해 하는 것으로, 혼동금지.)

 

고주파수화를 위해 Hyper-Threading을 사용

　파이프 라인의 세분화가 진행되면 파이프 라인이 흐트러진 경우 페널티가 커진다. 따라서 잘못된 분기 예측을 줄이기 위한 아키텍처로 Nehalem이 진행되는 것은 틀림이 없다. 하지만 그 방법은 분기 예측 정확도를 높이는 등 전통적인 접근 방식만으로는 되지 않을 수 있다. 예를 들어, Intel 도입을 예정하고있는 Hyper-Threading 기술의 발전형인 "투기 멀티 스레딩 (Speculative Multithreading)"을 적용 할 수 있다.

 투기 멀티 스레딩은 본래의 스레드에서 서브 스레드를 생성하고 투기적으로 실행한다. 예를 들어, Intel의 Fred Pollack 씨 (Intel Fellow, Director, Intel Architecture Strategic Planning, Intel Architecture Group)는 call로 오기 앞서 실행하는 때에, 다른 스레드를 생성하고 call로 부터 앞서 명령 스트림을 실행 하는 등의 응용을 "New Challenges in M​​icroarchitecture and Compiler Design"에서 보여주고 있다. 마찬가지로 조건 분기 명령의 두패스를 모두 병렬로 실행해 버려, 조건이 성립한 패스만 취하는 "프레디케이션 (Predication)"적인 방법을 스레드 생성으로 실현할지도 모른다.

 10GHz CPU가 되면 DRAM 메모리 액세스 레이턴시 문제의 해결도 중요하다. Nehalem의 시점에서 메모리의 전송 속도는 DDR2 667 ~ 800MHz. 2007년에 드디어 DDR3에서 800MHz 이상이 된다. 따라서 CPU 내부 주파수는 점점 차이가 벌어진다.

 이 문제를 해결하는 것도 투기 멀티 스레딩이 될 것 같다. 원래 Hyper-Threading 도입의 가장 큰 목적은 메모리 레이턴시의 은폐에 있다. 지난 칼럼 "Intel이 차세대 Hyper-Threading 기술 공개" 에서 설명했듯이, Intel Hyper-Threading의 미래 단계에서는 투기 스레드로 데이터 프리 페치를 행하는 것으로 보인다.

 

앞으로 어려운 고주파수화

 하지만 90nm 이후의 CPU의 속도는 기존과 다른 장애물이 있다. Intel이 10GHz CPU를 실현하기 위해서는 해결해야 할 문제가 산적해 있다.

 예를 들어, Intel의 Justin Rattner 씨 (Intel Senior Fellow and Director, Microprocessor ​​Research Labs)는 IDF에서 90nm 이후는 배선 지연의 증가가 심각한 벽이 되고 있다고 지적했다. 이것은 미세화에 따라 배선이 가늘어져 배선 사이의 거리가 짧아지기 때문에 배선 저항과 용량 증가되기 때문 이라고 한다. Rattner 씨의 그림은 65nm에서는 1mm의 배선 지연이 클럭주기를 웃도는 예측이 있었다.

 즉, 공정의 미세화로 트랜지스터의 지연은 점점 줄어들고 있지만, 배선 지연은 증가된다. 지금까지, 그것도 문제가 될 정도는 아니었지만, 앞으로 고속화의 벽이 된다는 것이다. 이 문제를 어떻게 해결할 것인가는 아직 나타나고 있지 않지만, Intel이 프리젠 테이션에서 나타내는 것은 해결의 목표가 어느 정도 서있는 것으로 추측된다.

 더 중요한 것은 CPU의 열이다. Prescott 세대에서는 CPU의 소비 전력은 100W에 달할 것으로 보인다. 아래는 IDF의 서버 세션의 프리젠테이션. 이것을 보면 차세대 Xeon DP 인 "Nocona (노코나)"의 소비 전력은 100W 정도가 된다. Nocona는 실제로는 Prescott와 동일한 다이 (반도체 본체)이므로, 100W라는 소비 전력은 Prescott에도 적용된다고 추측 된다.

 

Nocona 열

 

 

Prescott / Nocona 세대에서 소비 전력이 급증하는 것은 90nm 공정의 사정도 있다. 90nm 공정은 트랜지스터의 액티브 때와 오프 스테이트 때 모두 누설 전류가 증가한다. 따라서 지금까지 처럼 공정 미세화로 소비 전력이 내린다고 하는 이론이 통용되지 않는다.

 90nm 공정에서는 이 문제를 해결하기 위해 반도체 업계에서는 고유전율 (High-k) 게이트 절연막을 트랜지스터에 도입하려고 했다. High-k는 유전율이 높기 때문에 기존의 SiO2 막보다 물리적 두께를 늘리고, 누설 전류를 크게 억제 할 수있다. 그런데 생각보다 High-k 재료의 개발에 시간이 걸려, 90nm는 늦어지고 말았다. 또한 Intel은 누설 전류를 감소시키는 트랜지스터 구조 및 회로 설계 기술에 임하고 있지만, 모두 90nm에서는 늦는 것으로 보인다. 따라서 90nm 공정은 누설 전류가 매우 많다고 추측된다.

 

Prescott 이후 CPU의 최대의 과제는 열

 이러한 사정으로 Prescott에서는 해열은 가장 중요한 과제가 될 것 같다. 우선 문제는 방열판으로 형제 CPU Nocona의 경우 방열판의 무게가 900g이 된다 예고되고 있다. 따라서 Nocona에서 방열판 장착 방법을 개선하여 파손 사고가 일어나지 않도록 한다. 아마 비슷한 접근이 Prescott 에서도 나올 것이다.

 증가하는 열 때문에 냉각 기술 자체의 대폭적인 개선이 필요한 것이다. CPU의 해열기구에 요구되는 열저항 값인 "Thermal Budget "은 Prescott에서 더 내려 간다. 아래는 IDF의 프레젠테이션에 있는 미래 CPU의 열 예산의 트렌드 차트이다.

 

CPU의 열

 

 이 차트의 견해는 쉽게 열 예산이 적을수록 해열은 어려워진다. 그만큼 더 많은 공기 흐름과 큰 방열판이 필요하다. 그리고 일반 PC에 사용할 기술은 0.2x C / W 정도까지만 열 예산을 내릴 수 없다고 한다. 사실, Intel은 서버의 열 설계 프레젠테이션에서 현재 연구하고 있는 공냉의 한계는 0.2x C / W 수준이라고 설명하고 있다. 그러나 차트를 보는 한, 그럼 가까운 장래에 한계가 올 것이다.

 그래서 부상하기 시작한 솔루션 중 하나는 수냉 시스템이다. Intel은 이번 IDF의 프레젠테이션 시트 속에서 1U 서버의 폐열 연구 예로 처음 수냉을 소개했다. Intel은 지금까지 수냉은 해열은 되지만, 해열에서 새로운 전개를 이끌 기술은 아니라고 거리를 두어 왔다. 하지만 CPU의 열을 억제할 수 없는 것이 명확해지기 시작해 Intel의 자세도 달라지기 시작했던 것 같다. 수냉을 고집해온 히타치 제작소가 갑자기 최전방에 뛰어 나올지도 모른다.

 

 

2003년 2월 27일 기사 입니다.

 

 

[고전 2001.02.06] 2010년 CPU 전력은 600W?

 

 

[고전 2001.02.07] 인텔 폴락의 법칙이 등장 Intel 겔싱어 CTO의 ISSCC 강연

 

 

[고전 2001.01.11] Intel의 0.13μm 공정 P860/P1260에서 CPU는 어떻게 바뀌나

 

 

[고전 2001.01.17] 10GHz CPU를 실현하는 Intel 0.03μm 트랜지스터 기술

 

 

[고전 2001.06.12] Intel, 게이트 길이 20nm 트랜지스터 개발을 발표

 

 

[고전 2001.08.30] 인텔 하이퍼 쓰레딩 펜티엄4 계획, 인텔 투기 (Spectulative) 스레드 실행

 

 

[고전 2002.09.19] Intel, 3 차원 구조의 "트라이 게이트 트랜지스터 ' 발표

 

 

[분석정보] Intel, 30nm 트라이 게이트 트랜지스터가 개발 단계에

 

 

[고전 2001.11.27] 인텔 테라 헤르츠 트랜지스터 기술 발표

 

 

[고전 2003.02.20] Intel 차세대 CPU Prescott의 정체를 밝혀

 

 

[분석정보] Many-Core CPU로 향하는 Intel. CTO Gelsinger 인터뷰 1/2부

 

 

[정보분석] 인텔의 2013년 CPU 하스웰로 이어지는 네할렘 개발 이야기

 

 

[고전 2002.10.04] Pentium 8 후보 Nehalem 아키텍처