[분석정보] Intel, 기간 서버용 CPU 신제품 Xeon E7 v3발표

 

멀티 쓰레드의 특정 처리를 고속화하는 새 명령"TSX"는 게이머 요주목

 

 

Xeon E7 v3. Haswell-E (≒ Core i7-5000 시리즈)와 같은 LGA2011 v3 패키지로 제공

 2015년 5월 6일 1 : 30, Intel은 높은 신뢰성이 요구되는 기간 서버용 CPU 신제품 "Xeon E7 v3"를 발표했다. 개발 코드 네임 "Haswell-EX"로 알려진 Xeon E7 v3는 Ivy Bridge-EX 기반의 현행 제품 "Xeon E7 v2"를 대체하는 프로세서가 된다. 최대 18코어 36스레드가되고, 게다가 1 시스템 당 최대 8 소켓 구성이 가능 게이머가 손을 대는 CPU는 전혀 아니지만 구현된 기능 중 일부는 향후 PC 용 프로세서에서 사용할 수 있게 될 것 같은 것도 있기도 하므로 이번에는 Xeon E7 v3 개요를 간단하게 정리해 보기로 하자.

 

4-way 대응의 데이터 센터 Xeon 드디어 Haswell 마이크로 아키텍처를 채용

 발표 시점의 Xeon E7 v3의 라인업은 12제품. 서버용이 표1로 8제품, HPC (High Performance Computing) 등의 특정 용도가 표2로  4제품이다. Xeon E7 v2는 최대 2 소켓에 해당하는 E7-2000 시리즈가 라인업에 포함되어 있었지만, 표와 같이 Xeon E7 v3에서는 E7-2000 시리즈가 사라지고 4 소켓 이상에 대응하는 라인업이 되었다. 소규모 서버용 2 소켓 지원 모델로는 2014년 9월에 발표 된 "Xeon E5 v3" 가 있기 때문에 그것과 서식지를 분리하게 된 것이다.
 덧붙여 Xeon E7 v3는 모든 제품이 자동 오버 클럭 기능 "Intel Turbo Boost Technology 2.0"에 대응하지만, 원고 집필 시점에서 최대 동작 클럭은 밝혀져 있지 않다.

 

 

 

 

※1 : 제 2세대 Scalable Memory Interconnect. 개발 코드 네임 "Jordan Creek 2"라고 부르던 것이다. 자세한 것은 후술
※2 : 1000 개 단위로 Intel에 주문했을 때의 단가

 

 

Haswell 코어의 특징을 정리한 슬라이드. "TSX"라는 새로운 요소를 제외하면 Haswell 마이크로 아키텍처에서 기존에 강조되어 온 것 그대로다. TSX 대해서는 뒤에

 

Xeon E7 v3의 기본 사양은 Xeon E5 v3의 그것을 답습하고 있다. Xeon E7 v2과의 차이점은 기본적으로 Haswell과 Ivy Bridge의 차이라고 이해하고 좋을 것이다. 단, Xeon E5 v3 제품군과 똑같은 것도 아니다. 최대 화제는 새로운 명령 " TSX "이지만 이에 대해서는 후술하고, CPU 내부의 링 버스의 구성이 변경된 것도 큰 포인트가 될 것이다.

 

 구체적으로는 아래에 나와 있는 슬라이드에서 10코어 이상의 Xeon E7 v3에서는 내부가 2개의 블록으로 나뉘어 각 블록 내부가 완전히 이중화 된 링 버스로 연결되어 각 블록의 링 버스는 2개의 버퍼 스위치를 통해 연결하는 형태가 된 것이다. 즉, 10코어 이상의 제품은 버퍼 스위치를 통해 듀얼 코어 CPU인 "듀얼 블록"구조로 되어 있는 것이다. Xeon E7 v2에서도 10코어 이상의 제품이라면 블록 자체는 2개로 나뉘어 있었지만, 링 버스는 블록을 연결하는 것과 블록 내부로의 비대칭 이중 링 버스가 있으며, 코어 사이의 연결에 대칭이 없었다. Xeon E7 v3에서는 거기가 개선된 것이다.

 

Ivy Bridge 기반이었던 Xeon E7 v2 (왼쪽)은 2 개의 블록으로 나뉘어져 있었던 사이를 지나는 링 버스와 2블록 각각 내부 링 버스 3개의 링 버스로 구성되어 있었다. 한편 Xeon E7 v3 는 블록의 이중화 된 링 버스와 블록을 연결하는 2개의 버퍼 스위치가 설치되어 있다

 

 4소켓 버전을 예로 들어 Xeon E7 v3 플랫폼의 개요를 나타낸 것이 아래의 슬라이드다. 대략적인 구성은 Xeon E7 v2와 변함이 없지만, 밝은 청색 (= 물색) 문자와 화살표로 쓴 것이 Xeon E7 v3의 새로운 요소다. 먼저 프로세서 사이를 연결하는 Quick Path Interconnect (QPI)는 Xeon E7 v2와 마찬가지로 버전 1.1 이면서 동작 클럭의 인상으로 기존의 최대 8GT / s 이상의 최대 9GT / s가 지원된다. 이로 인해 멀티 프로세서의 성능이 향상된다고 한다.

 

 

4소켓 버전 Xeon E7 v3의 구성 예. 블루 계열의 색상이 많기 때문에 조금 애매하지만, 블록 다이어그램 아래의 "색상 범례"에서 언급 된 바와 같이 밝은 파란색 부분이 새로운 요소다


 DDR4 메모리 지원이 추가 된 것도 Xeon E7 v3의 큰 특징 중 하나다. DDR4 / DDR3 양 대응 된 것이 가장 큰 특징으로 해도 좋을지 모른다. "Scalable Memory Interconnect "(이하 SMI)라는 브릿지를 통해 연결된 프로세서 당 4개의 SMI 채널을 가지는 것은 Xeon E7 v2와 같지만, Xeon E7 v3에서는 SMI가 2 세대로 이행하고 있으며, 채널당 대역폭이 기존의 1.6GT / s에서 최대 3.2GT / s로 두배가 됐다. 단적으로 말하면, SMI가 DDR3 메모리에 비해 2배의 대역폭을 제공하는 DDR4 메모리를 지원하는데 맞추어 SMI 채널의 대역폭도 2배로 하는 느낌이다.

 

Intel에 따르면 최대 18코어는 다수의 코어가 집적된 CPU의 경우에는 중요한 부분에 해당하는 메모리 성능이 상당히 개선된다 라는 것이다. 1개의 SMI는 최대 6개의 DIMM을 지원함으로써 프로세서 당 최대 24 DIMM 구성이 가능하다. 8소켓 시스템에서 최대 192 DIMM으로 12TB 용량을 실현 가능하다. 이 부분은 Xeon E7 v2에서 변함이 없지만, 업무용 서버 용으로 적합한 사양이라 말할 수 있을 것이다.

 

 

Xeon E7 v3 메모리 아키텍처. "Performance"(성능)과 'LockStep "(록 스텝)의 두 가지 작동 모드가 있으며 각각 지원할 수 있는 최대 메모리 클럭이 다르다. 이 부분은 Xeon E7 v2와 같다

 

Xeon E7 v3 만의 새로운 명령인 TSX

 Xeon E7 v3에서는 이른바 '파이브 나인 " 연간 가동률 99.999 %를 달성하기 위해 제공되는"Run Sure Technology "부분에 많은 업데이트가 있다. 예를 들어, 2개의 DIMM을 사용하는 미러링 기술로 기존 제품에서도 채용되고 있는 "Memory Mirroring"(메모리 미러링) 이외에 Rank (랭크)마다 예비 모듈을 설정하고 메모리를 복구 하는 " Rank Sparing "(랭크 스페어 링)이나 중요한 메모리 영역만 미러링 하는"Address Range Mirroring "(주소 범위 미러링)이 새롭게 추가되어 있는 것이다.

 

 

중요한 메모리 영역만을 미러링 할 수 있는 주소 범위 미러링. OS 커널만 미러링 할 수 있기 때문에 더 비용 효율적인 미러링이 가능한 흥미로운 기술이지만, 사용하려면 OS의 대응이 필요 하다는 것

 이러한 소위 RAS - Reliability (신뢰성)과 Availability (가용성), Serviceability (보수성) 머리글을 딴 전문 용어 - 기능은 PC 유저에게는 거창한 이야기지만, 여기에 나와 오는 것이, 앞서 후술한다고 한 TSX이다.

 

 TSX는 "Transactional Memory"(트랜잭션 메모리)에서 붙인 조어로, Xeon E7 v3에서 처음 사용되는 것이다. 멀티 쓰레드와 멀티 프로세스의 OS는 여러 스레드 (또는 프로세스)가 있는 메모리상의 데이터의 갱신과 참조하는 코드를 동시에 실행하는 것이 일어날 수 있는데, 그 때 불편이 발생할 수 있다. 그래서 어떤 메모리상의 데이터에 대해 수정이나 참조하는 코드를 실행하는 스레드는 1개로 제한하고 불편함이 발생하지 않도록 하는 것이 일반적이다. 코드 앞에 "차단기"를 넣어 차를 1대씩 밖에 통과시키지 않는 이미지로 하나의 스레드만 실행할 수 있도록 제한된 코드 부분은 "Critical Section"으로 부른다.

 

 이 크리티컬 섹션은 멀티 프로세서 시스템에서 성가신 존재다. 어떤 CPU가 크리티컬 섹션을 실행하는 경우 같은 크리티컬 섹션을 실행하는 다른 CPU 코어는 "대기 상태"에 넣어 중지해야 하며, CPU 코어를 효율적으로 사용할 수 없게 되어 버린다. TSX는 그런 크리티컬 섹션에 하드웨어로 대응하려는 명령어 집합이다.

 

구체적으로는 우선 크리티컬 섹션을 실행하고 다른 스레드와의 충돌을 CPU 측에서 감지하고 충돌이 일어나면 실행 결과를 파기하고 크리티컬 섹션을 다시 실행하는 동작이 된다고 한다. CPU가 스레드의 충돌을 감지해 주기 때문에 조정 오버 헤드를 줄일 수 있으며, 크리티컬 섹션에 따라 발생하는 "Deadlock"(교착 상태) - 여러 가지 요인이 얽혀 대기 상태에서 영원히 빠져 수 없게되어 버리는 현상 -도 해결하기 쉬워 진다고 생각된다.

 

"우선 크리티컬 섹션을 실행하고, 충돌을 감지하면 다시 실행하는 방법으로 크리티컬 섹션에 대응하는 것이 TSX이다

 Intel에 의하면,이 TSX를 사용하여 인 메모리 데이터베이스 "SAP HANA"를 Xeon E7 v3에 최적화 한 결과, Xeon E7 v2 대비 5.9 배의 성능을 얻을 수 있었다고 한다 (※이 5.9 배라는 것은 원고 집필 시점의 수치로 향후 최적화가 진행되면 업데이트 될 가능성이 있다고 한다.).

 

 

 

메모리상의 데이터 참조가 크리티컬 섹션이 되는 인 메모리 데이터베이스 SAP HANA에서 TSX의 효과가 있다"는 점에 놀라움은 없지만, 중요한 부분은 데이터베이스에 한정되지 않는 문제다. 예를 들어, OS의 커널 내부에도 중요한 부분이 많이 있고, 그것이 CPU 코어의 이용 효율을 떨어 뜨리고 있다.

 또 게임과 같은 응용 프로그램도 요즘은 모두 멀티 쓰레드로 설계되어 있기 때문에, 거기에는 크리티컬 섹션이 반드시 존재한다. 즉 TSX가 있으면 게임에서 조차 성능의 향상을 기대할 수 있는 것이다.

 

 TSX는 Xeon E7 v3에서 처음으로 채용된 기능이지만, 서버 용도에 한정되지 않은 효과를 기대할 수 있는 이상, 미래에는 PC 용 CPU로도 "내려"올 가능성이 있다. Xeon E7 시리즈는 RAS 기능이 핵심이기 때문에 전반적으로는 PC용 CPU와 조금 거리가 있는 존재가되고 있지만, 이러한 범용성이 있는 고급 기능이 자연스럽게 구현되거나 하기 때문에 눈이 뗄 수 없다. 앞으로도 Intel 제품을 폭넓게 체크해 두면, 미래에 대한 힌트를 잡을 수 있기 때문에 새로운 정보가 있으면 다시 전하자 생각한다.

 

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