[분석정보] Intel의 CPU "Haswell"용 DRAM 기술

 

기간 : 6 월 11 ~ 14 일

장소 : 교토부 교토시 프리메라리가 로얄호텔 교토

 

 

 

반도체 장치 기술 및 공정 기술에 관한 연구 성과를 발표하는 국제 회의 "Symposium on VLSI Technology"(VLSI Technology)와 반도체 회로 기술에 관한 최신 연구 성과를 발표하는 국제 회의 "Symposium on VLSI Circuits"(VLSI Circuits )가 교토에서 각각 6월 11~13 일과 6월 12~14 일에 행해졌다.

　VLSI Technology 및 VLSI Circuits은 매년 초여름 같은 장소에서 회기를 하루 늦추어 3 일간의 일정으로 기술 컨퍼런스를 개최 해왔다. 그래서 양자를 한 묶음으로 해 "VLSI XXXX"(XXXX는 서기)라고 칭하는 경우가 많다. 공정 기술에서 트랜지스터 기술, 회로 기술, 프로토 타입 칩까지 넓은 범위의 연구 개발 정보를 함께 수집 할 수있는 반도체의 세계에서 드문 국제 학회이다.

　개최 거점은 서기 짝수 년 미국 하와이, 홀수 년에 일본 교토가 되고있다. 2013 년의 "VLSI 2013"는 교토 개최 년이다.

　디바이스 공정 기술을 대상으로하는 VLSI Technology 2013 (2013 년 VLSI 기술 심포지엄)의 투고 논문 수는 164 개. 이전 하와이가 205 건, 전전번의 교토가 185 건이었던 것과 비교하면 다소 줄어들었다. 채택 논문 수는 68 건으로 이전 79 건에 비하면 이것도 약간 적다. 채택률은 41 %이다.

　채택 논문의 국가 / 지역별 톱은 일본으로 19 건, 다음이 미국 15 건, 3 위가 유럽 (EU) 13 건, 4 위가 대만에서 10 건으로되어있다. 미국의 감소와 대만의 증가가 눈에 띈다.

 

VLSI Technology (VLSI 기술 심포지엄)의 투고 논문 수와 채택 논문 수, 채택 비율 추이

 

 

VLSI Technology 국가 / 지역별 채택 논문 수 추이

　회로 기술을 대상으로 하는 VLSI Circuits 2012 (VLSI 회로 심포지엄)의 투고 논문 수는 396 건으로 2012년 하와이 개최의 383 건에 비해 약간 증가했다. 채택 논문 수는 109 건이다. 채택률은 28 %이며, 예년과 변함없이 좁은 문이다.

　채택 논문의 국가 / 지역의 컴퓨터는 미국에서 47 건으로 40 % 이상을 차지한다. 2위는 대만에서 19 건, 3위는 일본 18 건, 4위는 한국에서 10 건이다. 여기까지가 2자리 채택 논문 수를 자랑한다. 또한 대만이 처음으로 2 위로 상승하고 지금까지 계속 2위를 확보해 온 일본이 처음으로 3위로 떨어졌다.

 

VLSI Circuits (VLSI 회로 심포지엄)의 투고 논문 수와 채택 논문 수, 채택 비율 추이

 

 

VLSI Circuits 국가 / 지역별 채택 논문 수 추이

 

22nm의 최첨단 논리와 혼재 가능한 DRAM 기술

　VLSI Technology 회의 첫날인 11일에는 PC 업계의 주목을 받고있는 Intel의 최신 CPU "Haswell"시리즈에 내장되는 내장 GPU의 최상위 모델 "GT3e '에서 4차 캐시에 채택됐다고 추측되는 eDRAM (Embedded DRAM) 기술의 발표가 있었다 (R.Brain 외. 강연 번호 T2-1).

　발표 논문의 제목은 "A 22nm High Performance Embedded DRAM SoC Technology Featuring Tri-gate Transisters and MIMCAP COB"이다. 이 제목에서 이미 몇 가지 알 수있다. Intel의 최신 공전인 22nm 트라이 게이트 트랜지스터 기술을 채택하고 있다. eDRAM은 SoC (System on a Chip)와의 혼재를 전제로하고 있다. DRAM 캐패시터는 "MIM (Metal Insulator Metal) 구조"라는 절연막을 금속 막으로 끼운 구조이다. DRAM 캐패시터는 비트선 금속배선 층에 만들고 있는 것(COB : Capacitor Over Bitline) 등이다.

　22nm 트라이 게이트 트랜지스터 기술은 CPU "Haswell"로 기본적으로 동일한 트랜지스터 기술이다. 게이트는 고 유전율 절연막 및 금속 게이트 (HKMG)로 이것도 Haswell을 비롯한 22nm 로직 공정과 다르지 않다. 더 정확하게 말하면, Intel이 개발한 22nm의 SoC 프로세스 (명칭은 'P1271')의 파생 상품으로 eDRAM은 개발되었다. 이 점은 기존의 DRAM 칩과는 전혀 다르다.

 

22nm의 SoC 프로세스에 사용되는 트랜지스터의 종류. DRAM 셀 선택 트랜지스터는 누설 전류가 가장 낮은 Ultra Low Power + (ULP +) 유형이 사용 된

 

캐시 SRAM의 3분의 1의 셀 면적

　22nm 프로세스로 설계된 DRAM 셀 크기는 0.029 제곱 μm (마이크로 미터). 설계 규칙 (F : Feature Size)의 제곱 (F2)로 환산하면 약 60F2된다. 기존의 DRAM 칩의 셀 면적이 6 ~ 8F2이므로, 발표 된 eDRAM의 셀 면적은 매우 큼을 알 수 있다. SoC 프로세스 호환되는 것이 전제이기 때문에 집적 밀도는 일반적인 DRAM 칩에는 훨씬 못 미친다.

　물론, SRAM 캐시의 셀 면적이 150 ~ 200F2에 도달하는 것을 감안하면 eDRAM의 60F2 충분히 고밀도이다. 그 의미에서는 메모리 아키텍처 SRAM 캐시 하층에 있는 캐시 메모리의 역할 (대용량 저비용) 충분히 재생할 수 있습니다. 또한 Intel이 시작한 22nm 트라이 게이트 기술의 SRAM 셀 크기는 0.092 제곱 μm 이었으므로, eDRAM의 셀 면적은 약 3분의 1로 작다.

 

DRAM 셀 어레이의 전자 현미경 사진 (바로 위에서 본 모습)
 

 

DRAM 셀 어레이의 전자 현미경 사진 (대각선에서 본 모습)

 

1Gbit의 실리콘 다이 사진을 보여

　강연에서는, 기억 용량이 1Gbit 테스트용 실리콘 다이 사진을 선보였다 (논문에는 실리콘 다이 사진은 게재되어 있지 않다). 메모리 셀 어레이의 1 제곱 mm 당 저장 용량은 17.5Mbit다.

　그리고 128Mbit 메모리 셀 어레이 특성을 평가한 결과를 보도했다. 핫 캐리어 특성 및 TDDB (Time Dependent Dielectric Breakdown : 절연막 시간 경과 파괴) 특성 등의 수명에 영향을 미치는 특성은 양호했다.

　DRAM 캐패시터는 금속 다층 배선의 2 ~ 4 층 부분을 사용하여 제조 하였다. eDRAM 전체는 9층의 금속 배선이 있기 때문에, 비트 라인인 제 1층 금속 배선의 바로 위를 캐패시터에 배치한 것이된다. 이것은 합리적인 선택이다. 셀 커패시터의 용량은 강연 슬라이드에 따르면 14.2fF (논문 13.8fF). 데이터 보존 시간은 95 ℃ 때 100μs이다. 리플레시 동작에 대해서는 언급하지 않는다. 또한 커패시터 전극과 절연막 재료는 공표하고 있지 않다.

　또한 강연에서는, 생산 수율이 시간이 지남에 따라 상승하는 (그래프 자체는 시간이 지남에 따라 결함 밀도가 감소한다) 곡선을 보여주고 있었다. 과거에 32nm 공정, 22nm 로직 공정을 시작했을 때와 비교하면 22nm의 eDRAM 과정에서 동등 이상의 순조롭게 수율을 향상할 수 있었다고 한다. 2012 년 3 ~ 4 분기 단계에서 22nm의 SRAM과 비슷한 수준의 수율을 얻을수 있게 되었다.

　발표에서 엿볼 수있는 것은, eDRAM은 연구 수준의 실리콘 다이가 아니라 양산 수준의 실리콘 다이인 것이다. Haswell의 GT3e를 위해 외장품이 양산되는 것 외에 컷 다운 제품이 SoC에 혼재되는 것으로 생각된다.

　VLSI Technology는 장치 기술 및 공정 기술에 관한 국제 학회이기 때문에 이번에는 eDRAM의 회로 기술과 동작 성능 (액세스 시간 및 처리량 등) 등에 대한 보고는 없었다. 이곳은 다른 기회에 공표되는 것을 기대하고 싶다.

 

 

 

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