[분석정보] Intel의 "Ozette"칩에서 Haswell(하스웰)까지의 전압 레귤레이터 통합​​의 길

 

전압 및 주파수의 전환 (DVFS)을 완성 전압 레귤레이터의 통합

전압 레귤레이터(VR)를 온 메인 보드에서 온 패키지, 그리고 칩에. Intel이 차세대 CPU 아키텍처 "Haswell(하스웰) '이후 계획하고 있는건 이런 통합 전압 레귤레이터 계획이다. 향후 Intel 마더보드 에서는 CPU 주위의 VRM (Voltage Regulator Module)이 점점 사라져 갈것이다. 그 흐름은 모바일의 Atom과 고성능 컴퓨팅 (HPC) 용 MIC (Many Integrated Core : 제온파이)로도 확대 될 것으로 추측된다.

그 목적은 궁극의 세밀한 전력 관리를 행하는 것으로, 칩의 소비 전력을 크게 낮출 수 있다. 또한 미래에는 부분적으로 비슷한 임계 전압 (Near-Threshold Voltage : NTV)회로 기술 등을 도입했을 때 최대한의 효력을 발휘할 수 있게된다.

Intel의 인식은 현재의 CPU에서 행하고있는 코어 전압과 동작 주파수를 전환 "DVFS (Dynamic Voltage and Frequency Scaling) '은 멀티코어 SoC (System on a Chip) 시대에는 불완전한 것이다. 코어 각각을 별도의 전압으로 구동 할 수 없고 전압을 빠르게 전환 할 수 없다. 말하자면 지금까지의 DVFS는 초보적인 구현에 불과해 통합 전압 레귤레이터를 결합하여 DVFS는 전력 최적화의 진가를 발휘할 수 있게 된다.

전압 레귤레이터의 통합 결과, Haswell 이후의 Intel CPU는 메인 보드의 모습이 변한다.(파워에서)패키지에 공급될 전압을  떨어트리기 위해 VRM은 필요하다고 볼 수 있지만, 지금까지 보다 CPU 주위는 간소하게 될 것이다. 당연히 이것은 오버클러 커에게 좋은 소식이 아닐지도 모른다.전압 컨트롤의 클럭을 높일 수 없게 될 가능성이 있기 때문이다.

Haswell부터 도입되는 통합 전압 레귤레이터는 다른 칩 업체에게는 위협이다. CMOS 칩 DVFS위한 통합전압 레귤레이터 관련 연구 개발을 열심히 진행하고있는 기업은 적고, Intel의 리드가 분명하기 때문이다.

 

테스트 칩을 몇번이나 프로토 타입 기술을 성숙

 

Intel은 지금까지 반도체계의 컨퍼런스에서 연면과 전압 레귤레이터 스탠다드 CMOS 통합 관련 연구내용 발표를 실시해 왔다. 최근에는 2010 년 봄의 전력 전자 회의 "Applied Power Electronics Conference & Expo (APEC) 2010 '스페셜 프레젠테이션에서 시작칩의 발표를 하고있다.또한 2011년 8 월의 프로세서 컨퍼런스 "Hot Chips 23" 라든지 연습세션 "Integrated Inductors with Magnetic Materials for on-Chip Power Conversion"에서 전압 레귤레이터의 통합에 대해 포괄적으로 설명하고 있다. 아래의 슬라이드는 Hot Chips의 것이다. 또한 잡지에 Intel 엔지니어의 기고로 온칩 전압 레귤레이터에 대해 설명되어 있다.

 

 

 

 

멀티 코어 전력 관리의 미래.

 

 

Intel은 시제 칩도 여러번 만들었다. 130nm에서는 먼저 단일 인덕터와 함께 전압 레귤레이터 칩을 시작했다. 아래의 Core 2 Duo와 같은 패키지에 담은 사진이 그 시작이다. 다음 130nm에서 인덕터를 온 해 올린 칩을 시작한 것 같다. 또한 그 전에 Pentium M과 결합 칩 시제품도 진행했다.

 

 

 

패키지에 전압 레귤레이터를 통합 한 코어2 듀오(콘로)

 

 

130나노 6층 금속 CMOS 공정의 인덕터 단면

 

 

온 패키지 CMOS 전압 레귤레이터를 탑재한  펜티엄M(2005년 IDF서 공개한 겁니다.)

 

또한 90nm에서 전력 인덕터를 포함한 전체에 CMOS로 통합하여 20 개의 전력 셀을 집적 한 본격적인 시작 칩 "Ozette"를 창조했다. Ozette의 개발은 2007 년에 행해지고있다. Ozette은 개별 전력 셀이 25A 공급 능력이 있으며, 각 셀이 각각 16 페이즈의 전압 제어가 있다. 20 셀 중 단 3 셀을 사용하는 것만으로, Xeon을 구동 할 수 있다고 설명하고 있다.

 

 

 

통합 전압 레귤레이터 기술 개요

 

 

전력 셀 아키텍처

 

 

3셀로 제온을 구동

 

Intel의 발표행적을 보면, 통합 전압 레귤레이터는 장기간의 연구를 거쳐 점차 실현으로 다가온 것을 알 수 있다. Intel이 갑자기 말하기 시작한 것은 아니고, 프로토 타입을 거듭하여 완성도가 높은 프로토 타입 칩을 만든 다음, 제품에 떨궈 붙이려고 하고 있는 것을 알 수있다.

그리고 Intel의 최종 목표는 CPU와 같은 로직 칩에 완전한 온다이 통합인 것은 분명하다. 다만 후술하는 바와 같이, 전체 CPU에 통합에 장애물도 있다. 그러나 거기에 이르기까지 온 패키지 통합등의 이치도 시작 칩에 의해 나타나고 있다.

 

 

구리 배선을 자성 재료의 필름 안에있는 인덕터

통합 전압 레귤레이터의 최대 장벽은 인덕터의 통합 이라고 한다.칩 인덕터는 RF에서는 지금까지도 사용되어 왔지만, 통합 전압 레귤레이터로 필요로하는 인덕터는 다른 타입이라고 한다. CPU 코어 전압 레귤레이터 어려운 것은 우선 코어 당 10A 나 20A 등 대량의 전류를 취급 할 필요가 있는 점과, 여러 전압을 효율적 스위치 해야 한다는 점,표준적인 CMOS에 게재하여야 한다 점이다. 그리고 스위칭 컨버터는 대용량 전력 저장 장치로 인덕터와 캐패시터가 필요하고 거기에 특별한 솔루션이 필요하다고 Intel은 설명하고 있다.

Intel에 따르면,이 회사의 전력 인덕터 기술은 표준 CMOS 백엔드 프로세스 (Back-End-of-Line :BEOL)와 호환, CMOS 칩에 올릴 수 있다. 강자성 재료를 CMOS 프로세스에(공정) 추가하면 최상층의 구리 배선의 인덕턴스를 올리는 방법을 취하고있다. 최상층의 구리 배선은 일반적으로 전력 공급 버스에 사용된다.

아래의 슬라이드를 보면, CMOS 프로세스의 배선층 위에서 굵은 구리 와이어를 강자성의 얇은 막으로 싼것 같은 형태로 되어있다. 시작 자료는 코발트, 지르코늄, 탄탈 (CoZrTa)등 많지만, 다른 재료도 연구하고 있다고 한다. 박막 랩 구조는 복잡한 것 같지만, 그것에 걸맞는 높은 이득을 얻을 수 있어 고속의 스위칭도 가능하게 된다고 한다. 스위칭 고속화와 함께 필요한 인덕턴스를 줄여 통합이 용이하게 된다고 한다. 덧붙여서, 통합전압 레귤레이터에 대한 Intel의 특허 US7202648의 구조에 관련된 것이다.

 

 

자성체를 이용한 배선 인덕턴스 모델

 

 

자성체 층의 나선형 인덕터의 특징

 

 

90나노 CMOS 공정에서 인덕터의 단면

 

 

박막의 온다이 자성체

 

 

온다이 자성체의 이점 (하스웰거 아닙니다.하스웰은 서브스트레이트 기판에 구성)

 

이 접근 방식은 온칩 스위칭을 위한 전력 저장을 얻을 수있게 된다고 한다. 그러나 자성 재료를 추가해서 비용 상승이나, 공정의 복잡성, 수율 등은 미지수다. Intel이 Haswell에서 전압 레귤레이터를 온(다이) 통합이 아닌 온 패키지로 통합하고 있다면 그런 이유 때문일 것이다.

 

단시간에 전압을 스위치하여

통합 전압 레귤레이터의 효용은 전력 제어의 세밀한 화다. 코어 전압과 동작 주파수를 전환 DVFS를 매우 빠르게 작은 범위로 할 수있다.

예를들면 Ozette의 스위칭 주파수는 30MHz ~ 140MHz. 이것은 일반적으로 오프 칩 VRM이 수백 KHz ~ 수 MHz 인 것과 비교하면 100 배 빠르다.  보통의 경우  전압 스위칭 시간이 늦어 일정한 전압 으로 구동하고 있는 그런  경우도 미세 전압을 스위치 할 수 있게 된다. 아래의 차트는 2005 년 Intel Developer Forum (IDF)에서 나타난 차트를 정리 한 것이다.

 

 

 

세밀한 전력 제어

 

이 차트에서는 가로축은 시간, 세로축은 전력을 보여주고있다.CPU의 부하에 의한 전력 수요는 하늘색으로 표시되어 있으며,이 경우 간헐적이기 때문에 구형이다. 위 차트는 기존의 오프 칩 VRM 의한 느슨한 입도의(Coarse Grain) 전압 스위칭이기 때문에 전환에 시간이 걸린다.따라서 전압 전환시 낭비가 발생하고 있으며, 오른쪽의 간헐적인 부하에서는 일정 전압으로 구동되기 때문에 엄청난 낭비가 발생하고 있다. 그것이 아래 통합 전압 레귤레이터의 세밀한 제어가 되면 부하에 따라 전압이 제어되고 전력의 낭비는 거의 생기지 않게 된다.

 

 

 

Justin Rattner

 

 

또한, 이전 기사에서 설명했듯이 이전에는 CPU 코어 모두에 동일한 전압으로 전력을 공급하고 있던 것을, CPU 코어 단위로 전압을 제어하는​​ 것으로, 각 코어의 동작 주파수에 적합한 전압에 쓸 수 있게 된다. Intel의 Justin Rattner (져스틴 · 래트너) 씨 (Vice President, Director, Intel Labs and Intel Chief Technology Officer, Intel Senior Fellow)는 2005 년 Intel Developer Forum에서 처음으로 통합 전압 레귤레이터를 설명 할 때, "CMOS 칩 레귤레이터에 의해 개별코어 단위 또는 개별 기능 블록 단위로 전력 제어가 가능하게 될 것이다. 블록마다 개별적으로 전력을 업하거나 다운 할 수있게 된다 "고 향후 전망을 말했다.

 

 

 

 

통합 전압 레귤레이터의 개요

 

 

위의 그림은 이미지적인 것이지만, 통합 전압 레귤레이터가 코어 단위의 DVFS를 행하는 경우의 효율성 분석 연구도 나와있다.

컴퓨터 아키텍처의 콘퍼런스 "High Performance Computer Architecture (HPCA) 2008 '에서 논문"System level analysis of fast, per-core DVFS using on-chip switching regulators'가 그것이다. Harvard University에서 연구, 임베디드의 4 코어 CPU를 상정 한 분석을 하고있다. 이에 따르면, 코어군 전체를 단일 전압으로 제어하는​​ 경우에 비해 코어 단위의 DVFS는 20 % 이상의 전력 절감 된다고 한다.

 

 

전력 게이팅의 중요성이 그 어느 때보다 가벼워짐

 

통합 전압 레귤레이터는 Intel CPU의 절전 방식에 큰 변화를 가져올 가능성이 있다. Intel은 현재는 CPU 코어가 유휴 상태일 때 코어 단위로 전력 게이팅 전력을 완전히 차단하는 방법을 취하고있다. 역으로 말하면, 전력 게이팅하지 않는 한 가장 높은 주파수 코어에 끌려 높은 전압으로 전력이 공급되고 불필요한 전력 소비가 발생되기 때문에, Intel은 적극적으로 전력 게이팅을 사용해 왔다.

예를 들어, 아래의 슬라이드 왼쪽은 1 코어 만 터보모드에 있고 다른 3 코어가 유휴 상태이다. 이 경우 사진처럼 아이돌의 3 코어 전력 게이트을 취소하지 않으면 터보코어에 끌려 쓸데없는 전력 소비가 생겨 버린다.

 

 

 

 

 

그러나 통합 전압 레귤레이터가 코어 단위로 전압을 전환 할 수 있다면 일정한 부하가 전력 게이트 하지 않을 때도 다른 코어의 전력 소비는 최소화된다. 전압 제어 세밀화로 나가면, Intel은 지금까지 정도의 신경을 전력 게이트 스테이트에 떨어지는 것을 추구하지 않아도 된다는 얘기다. 또한 가까운 임계 전압 기술이 더 해지면, 동작 전압과 주파수를 훨씬 아래로 스케일 다운 할 수 있게 된다.

Intel은 CPU 코어의 전력 게이팅 때도 아키텍처럴 스테이트(상태)를 칩에 저장함으로써 복귀 지연시간을 매우 짧게하는 기술을 가지고 있다 (45나노 코어 프로세서에 구현. 코어i 네할렘 말고 그 앞의 코어 프로세서.).그러나 전압 제어 기술이 나오면 전력 게이팅의 중요성은 상대적으로 가벼워 진다.

 

IBM의 2.5D 솔루션의 통합 인덕터 기술

 

이렇게 개관하면 통합 전압 레귤레이터가 Intel의 중요한 비장의 카드 중 하나 인 것을 알 수 있다.그러나 통합 전압 레귤레이터 기술은 Intel이 완전히 독주하고있는 것은 아니다. IBM도 올해 (2012년) 2 월의 ISSCC (IEEE International Solid-State Circuits Conference)에서 통합 전압 레귤레이터 기술을 발표했다. "23.1 A 2.5D Integrated Voltage Regulator Using Coupled-Magnetic-Core Inductors on Silicon Interposer Delivering 10.8A/mm2" 라는 제목의 세션에서 아래의 그림과 사진이 IBM의 테스트칩인 것이다.

 

 

 

 

 

 

 

 

IBM의 발표는 실리콘 접속기를 사용한 "2.5D"로 일반적으로 불리는 칩 스태킹 기술을 사용하는 것이다. 배선층 만의 접속기 칩 위에 다른 칩을 올린 형태를 취한다. IBM의 기술은 접속기쪽에 전력 인덕터를 구현하고 위쪽의 칩에 백컨버터 회로를 구현하고 있다. 일반적인 CMOS에 통합하기 어려운 전력 인덕터를 접속기에 올려 2.5D 통합함으로써 단순 통합 전압 레귤레이터의 장점을 얻으려는 시도다.

IBM의 인덕터도 강자성 박막으로 저장하는 타입으로 Intel의 기술과 비슷하다. IBM은 인덕터 기술 자체는 2011년 11 월 the 56th Magnetism and Magnetic Materials (MMM) Conference에서 "Integrated on-chip Inductors With Electroplated Magnetic Yokes"라는 제목으로 발표하고 있다. ISSCC 발표에서는 2.5D 솔루션인 통합 전압 레귤레이터의 스위칭 주파수는 300MHz까지 확장하고 가장 효율적인 것은 75MHz 때 라고 했다.

 

 

 

 

 

 

 

IBM의 기술은 2.5D 및 3D 통합에 힘쓰고 있는 파운드리에서도 채용이 쉬울지도 모른다. 앞으로 2.5D 및 3D 솔루션이 꽃피면 통합 인덕터의 뛰어난 기술을 가진 업체의 다이를 통합하는 것도 가능하게 될지도 모른다.

 

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