[아키텍처] Intel의 차기 CPU 하스웰(Haswell) eDRAM의 수수께끼

 

 

Intel이 숨기는 Haswell의 eDRAM 기술

　Intel은 차기 CPU "Haswell"(하스웰,하즈웰)을 기를 쓰고 감추고 숨기고 있는 요소가 두 가지 있다. 하나는 통합 전압 레귤레이터 (iVR)이고 다른 하나는 온패키지의 eDRAM (임베디드 DRAM)이다. iVR는 Intel의 공정 기술에 깊게 관련된 기술 요소로 말하면, Intel의 비장의 카드다. 그래서 실제 실리콘이 나돌때 까지 발언 금지 명령 상태. 정보를 억제하려 하고 있는 것도 잘 안다. 그러면 eDRAM은 어떤가.

　Haswell 중 GPU 코어가 최대 구성인 GT3는 eDRAM을 패키지로 가져온 "GT3e"(코드 네임 Crystalwell) 구성이 포함되어 있다. eDRAM 이라 해도, 이것은 CPU 다이 (반도체 본체)에 혼재하는 것이 아니라, CPU 다이와 eDRAM 다이를 동일한 패키지에 MCM (Multi-Chip Module)로 포장한 것이다.

　Intel이 맞춤형(Custom) eDRAM 다이를 DRAM 업체에서 제조하고 있다면, 여기까지 은폐하는 것은 이상하다. 그러나 맞춤형 eDRAM을 Intel이 직접 제조한다고 하면 이야기가 달라진다. Intel이 숨길 이유도 잘 안다. 요즘 반도체 업계에서 고조되고 있는 것은 이게 화제다.

　사건의 발생은 6월에 교토에서 개최되는 "VLSI Symposium"(Symposium on VLSI Technology)에서 Intel이 22nm 프로세스의 eDRAM 기술 발표를 행하는 것을 밝혔던 일이다. 이 eDRAM 기술이 Haswell GT3e에 사용되는 eDRAM에서는 아니냐는 추측을 CPU 매체로 유명한 Realworldtech의 David K​​anter 씨가 기사로 한 것으로, 단번에 업계에 퍼졌다.

　Intel의 22nm 로직 공정은 FinFET 3D 트랜지스터, VLSI Symposium에서 발표하는 22nm의 eDRAM도 논리 부는 FinFET을 사용한다. 지금의 DRAM은 용량을 벌기 위해 셀 커패시터가 극단적인 화면 비율의 입체 구조로 되어 있기 때문에 DRAM은 본래부터 "3D" 였지만 Intel의 eDRAM은 로직 트랜지스터도 3D가된다. VLSI Symposium의 Advance Program에 따르면, Intel의 22nm eDRAM은 Capacitor-Over-Bitline (COB)에서 metal-insulator-metal (MIM) 형 캐패시터를 사용한다. 배선층 측에 스택을 형성하는 논리회로와 혼재에 유리한 구조다. 셀 크기는 0.029 제곱 μm에서 메모리 밀도는 17.5Mb / 제곱 mm 메모리 매크로 크기는 128Mb. 보유 시간은 95 ℃에 100μs 이상이 된다.

 

Haswell의 eDRAM이 나타내는 중요한 신호

Haswell의 eDRAM에는 3가지 중요한 의미가 있다.(1) Haswell eDRAM이 만약 Intel 제 라면 Intel이 자사의 프로세스 옵션으로 eDRAM을 사용할 수 있게 된다. (2) Intel이 향후 메모리 대역의 확장을 선택 패키지의 메모리에 의존 방향을 전환하기 시작했을 수 있다. (3) 미래의 컴퓨팅 노드는 프로세서 및 메모리가 단단한 통합으로 향할 가능성이 나왔다.

Haswell eDRAM이 만약 Intel 제라면, 그것은 Intel이 eDRAM를 학회 발표 수준이 아니라 제품화 수준에 가지고 갈 수 있는 것을 의미하고 있다. Intel은 스스로 만들어 낸 DRAM 사업에서 철수 한 이래, 주로 로직 제품의 사업을 해왔다. 오래간만에 DRAM에 돌아 오게 된다.

　Intel이 개발 한 것은 논리회로와의 혼재를 전제로 한 eDRAM이기 때문에 Intel은 IBM처럼 eDRAM을 다른 로직 제품과 통합 할 수있게 된다. IBM은 서버 CPU 등의 대용량 캐시로 eDRAM을 사용하고 있지만, Intel도 동일한 이용 가능성을 연다.

　Intel이 Haswell GT3e에서 eDRAM을 패키지에 통합한 목적은 대형 GPU 코어에 필요한 메모리 대역폭의 확보에 있다. Haswell은 최대로 구성된 GPU 코어의 연산 유닛 수를 크게 늘렸기 때문이다 (라고해도 AMD의 절반에 지나지 않지만). 이것은 Intel이 메모리 대역의 확대, 일반 DDR 메모리의 전송 속도 향상에 의지하지 않게되고 있음을 보여 주고 있다.

 

Intel GPU의 프로세서 유닛

 

 

 

Haswell 블록 다이어그램

 

　이 움직임은 HBM (High Bandwidth Memory) 및 Wide I / O 2와 같은 향후 JEDEC (반도체 표준 책정 단체) 메모리의 흐름과도 일치하고 있다. 향후 메모리 계층은 가까이는 온 패키지의 광대역 메모리와 멀게는 확장 가능한 온보드 모듈 메모리의 2가지 축이 되어 갈 수도 있다.

　포스트 DRAM의 차세대 비 휘발성 메모리를 생각하면 더 큰 전환의 가능성이 보인다. eDRAM 보다 논리와 혼재가 쉬운 DRAM 수준 또는 그 이상으로 대용량으로, DRAM 수준의 성능 비 휘발성 메모리가 실현되면 온 패키지의 DRAM을 대체 더욱 온다이 또는 스택의 통합이 확산 가능성이 있다.

　이렇게 전망하면 GT3e 단순히 Haswell 제품 변형의 하나로만 파악 할수 없다. Intel이 큰 전략의 선구자로 봐야 하는 것으로 보여져 온다.

 

 

새로운 비 휘발성 메모리

IDF Beijing에서 밝혀진 Haswell eDRAM의 위치

　GT3e의 eDRAM에는 수수께끼가 많은, 원래 메모리 대역폭 및 인터페이스, 용량 등 모두가 밝혀져 있지 않다. 메모리 계층의 안에 어떤 위치부에 될지는 IDF Beijing에서 밝혀졌다. 그에 따르면, eDRAM은 새로운 캐시 계층 구조로 통합된다고 한다.

　그러나 eDRAM의 용량 모두가 하드웨어 관리 캐시로 사용되는지 쉐이더에서 명시 적으로 액세스 할 수 있는 스크래치 패드 메모리 영역 등을 취할 수 있는지에 대한 것은 밝혀지지 않았다. 무엇보다, Intel의 방식이라면, 코드가 복잡해질 스크래치 패드 메모리를 사용하지 가능성이 높다. 특히 해당 영역의 메모리가 GT3e에서만 사용할 수 밖에 없다고 말한다면 더욱 그렇다. 다른 GPU 구성과 코드의 일관성을 유지할 수 없게 되기 때문이다. 그러나 그래픽스 태스크 때 프로그램 측면에서 보이지 않는 형태로 특정 영역을 특정 목적을 위해 확보 할 가능성은 있다.

　Intel의 최신 GPU 코어는 L3까지 캐시 계층을 GPU 코어 내부에 갖추고 있다. CPU 측의 LL 캐시 GPU 영역은 다르다. 여기에, 상당한 용량의 eDRAM 캐시가 참가하게 된다. eDRAM 칩의 용량은 512Mbits (64MB)에서 1Gbits (128MB)와 여러가지 추측이 나오고 있지만, 메모리 셀 크기에서 생각하면 1Gbits 기준이 있을 것 같은 공간이다.

 

Intel Haswell 그래픽 코어 다이어그램 (추측)

메모리 인터페이스는 어떻게 될까. DDR3인지 LPDDR3인가.

맞춤형 설계의 eDRAM 경우, 상품의 DRAM 인터페이스를 그대로 사용할 필요가 없다. 원래 이 eDRAM은 GPU 통합의 메모리 대역폭과 내부 버스 대역폭 부족을 해소하기 위한 것이므로, 칩 당 메모리 대역을 넓게 취할 필요가 있다. 그것도 모바일 전용이므로 가능한 한 낮은 소비 전력으로. 따라서 메모리 인터페이스 자체도 주문 설계라고 볼 수있다.

 

Haswell GT3e의 eDRAM의 인터페이스 구현 방식

　Haswell GT3e의 eDRAM은 Haswell 다이의 어느 부분에 연결되어 있는 것인가. Haswell의 도면에 따르면 링 버스의 끝, 메모리 컨트롤러에서 가장 먼 곳에 GPU 코어가 자리 잡는 설계가 되어 있다. GPU 코어는 메모리에 액세스 하려면 링 버스를 CPU 코어 수개분(거리)를 통해 그 앞의 메모리 컨트롤러에 접근해야 한다. 메모리 액세스가 가장 많은 GPU 코어를 메모리 컨트롤러에서 갈라놓은 설계다.

 

 

Haswell 4 코어 버전의 개요 (추측)

　Intel이 이 디자인을 채택하고있는 이유의 하나는 CPU 코어와 GPU 코어 디자인의 변형을 늘리는 제조상의 요구이다. 아래는 Sandy Bridge의 다이 변형 설계 방법, 4 코어에서 절단하여 변형을 일으키고 있다는 것을 알 수있다. GPU 코어가 가장자리에 있다면, CPU 코어 + 캐시 슬라이스는 모두 동일한 디자인에 있고 GPU 코어 디자인도 바꾸기 쉽다. 또한 Intel CPU의 링 버스의 대역폭이 상당히 넓은 것도 이 설계를 가능하게 하고 있다. (아래의 샌디브릿지와 그림상 비교를 하면 더욱 쉽게 알수 있죠. 샌디브릿지의 메모리 컨트롤러가 GPU와 CPU의 아랫쪽에 있을때 4코어를 2코어로 줄이는 방법보다. 위의 하스웰 처럼 메모리 컨트롤러가 아예 시스템 에이전트 쪽으로 가버리면, 코어수 변형 설계가 단순히 볼때 훨씬 쉽게 됩니다.단순히 말하면 2코어분만 들어내면 끝이죠.)

 

Sandy Bridge 2 코어와 4 코어의 비교 (추측)

　따라서, Intel CPU의 경우 GPU 코어와 메모리 컨트롤러를 갈라 놓은 구성이기 때문에 eDRAM의 컨트롤러를 어디에 배치 하느냐가 포인트가 된다. GPU 코어 측 아니면 DRAM 인터페이스가 있는 시스템 에이전트 (SA) 측 하는가? Ivy Bridge 이후의 Intel GPU 코어 내부에는 현재 3 계층의 캐시를 갖추고 있다. GPU의 메모리 계층 증가라고 한다면, GPU 코어 측에 인터페이스를 가지는 것이 합리적이다. 그렇지 않으면, 원래 링 버스를 통해 접근해야 되고, 링 버스의 대역폭 소비를 줄인다는 목적에 맞지 않기 때문이다.

　무엇보다, Haswell GT3e의 다이는 지금까지의 Intel CPU 절단 패턴과는 맞지 않기 때문에 링 버스와 GPU 코어의 관계가 바뀌어있을 가능성도 있다. 아래는 Haswell의 다이 면적 비율에서 추정 한 Haswell의 다이 편차 개발의 흐름이다.

 

Haswell의 다이 변형

　4CPU 코어와 GT2 GPU 코어 "4 +2"를 기반으로 생각하면 2CPU 코어 GT2 GPU 코어의 "2 +2"와 2CPU 코어 GT3 GPU 코어 "2 +3" 거의 딱 상정 되는 절단 패턴에 해당하는 면적이다. 그러나 4CPU 코어 GT3 GPU 코어 "4 +3"구성이 패턴에서 벗어나있다. eDRAM이 연결되는 것은 마지막 4 +3의 다이로 이것은 사우스 브릿지도 통합하고 있다. 그리고 일반적으로 클라이언트 버전 Intel CPU의 1번 링에 핵심이 늘어서 홈 다이는 다르다. 따라서 링 토폴로지가 다를 가능성이 있다.

　참고로, Intel CPU는 CPU 코어 측에 LL (Last Level) 캐시가 있고 이 캐시도 GPU가 공유한다. LL 캐시는 슬라이스마다 링 버스 정류장에 연결되어 있으며, GPU 코어에서 액세스하려면 링 버스를 경유한다. 그래픽 드라이버가 LL 캐시에 캐시 Way 단위로 GPU가 사용할 공간을 확보한다. 이 LL 캐시 사용법도 Intel GPU의 큰 특징이지만, eDRAM을 올린 경우 GPU 캐시가 계속 커지기 때문에 GT3e는 GPU에 있어서 LL 캐시의 의미도 달라진다.

 

 

Sandy Bridge의 LLC 공유

　또한 Haswell의 eDRAM에 CPU가 액세스 할 수 있는지 여부도 현재로서는 알려져 있지 않다. 또한, CPU의 캐시 역할을 하는가 하는 점에서, 처음부터 eDRAM은 링버스의 링스탑에 직결되는 것인가? 라는 점도 의문으로 남아있다. 하지만, 6월 Haswell 발표시에 그때까지 GT3e 유형은 등장하지 않기 때문에, 그 시점에도 밝혀지지 않을 가능성이 크다.

 

Intel은 eDRAM 기술을 어떻게 사용하는지

　Intel이 개발 한 eDRAM은 로직 회로와의 혼재를 전제로 한 것으로, 일반 단독 DRAM은 메모리 셀이 크게 다르다. 메모리 밀도는 일반 DRAM보다 훨씬 낮기 때문에 단품의 DRAM으로 사업이 성립 기술이 아니다. 사용자 지정 DRAM 및 로직 회로와의 혼재를 위한 기술이다. 참고로, Xbox 360 채용하고 있던 eDRAM의 경우에는 eDRAM 측에 그래픽 논리를 싣고 있지만, Intel의 경우에는 eDRAM이 옵션적 위치이기 때문에 그 가능성은 낮다.

 

Xbox가 CPU GPU SoC를 채택하는 이유

　Intel의 eDRAM 기술만 보다면, 포인트는 Haswell GT3e 외에 더 발전시킨 사용법을 사용하는 것인가 아닌가 하는 점에 있다. eDRAM을 혼재하는 경우 프로세스의 복잡화 에 걸맞는 이점이(좋은점)있어서 이것을 이용하는 방법 이어야 한다는 제약이 있다. 이미 언급한 서버의 캐시는 IBM에서 검증된 사용법이지만, Intel의 경우 모바일 제품도 있어, 그 방면에서의 이용도 가능하다. Haswell GT3e의 eDRAM이 Intel 제 라면, eDRAM의 다른 전개를 주목 유지할 필요가 있다.

 

IBM의 BlueGene / Q 칩은 32MB의 eDRAM 캐시를 탑재하고 있다

　또 다른 GT3e 측면인 온 패키지의 메모리 측면이 더 중요한 의미를 가지고 있다. 장기적으로 보면 Intel이 온 패키지 통합 메모리를 더 광범위 하게 사용하는 것은 분명하다. 그것은 Intel도 이기종 (Heterogeneous : 이종 혼합) 화를 강화하는 방향으로 가고 있기 때문이다.

 

메모리 대역은 온 패키지의 메모리로 늘리는 방향으로?

　이기종 구성에서 GPU와 같은 병렬 프로세서의 비율을 증가하면 그에 따라 엄청난 메모리 대역폭이 필요하다. 예를 들면, PlayStation 4 (PS4)는 그 문제의 해결을 위해 GDDR5 메모리로 채택했다. 그러나 일반 DDR 메모리의 메모리 대역폭 향상은 그 요구를 따라 가지 못한다. 차이는 당면 벌어져 있는 한편, CPU 메이커는 이 문제를 해결해야 한다.

　Intel은 처음에는 DDR 계 메모리의 속도에서 대역폭 문제를 해결하려고 했던 때가 있었다. JEDEC (반도체 표준 책정 단체)에서 DDR4의 규격 책정의 첫 단계에서는 Intel은 DDR4의 고속화에 열심히 활동하고 있었다. 그런데 어느 시점에서 Intel은 상품의 DDR 계 메모리의 고속화에 열이 들어 가지 않는 것으로 보인다.

　이 모듈 증설을 목적으로 한 DDR 계 메모리의 속도는 포기하고 메모리 대역은 온 패키지 등의 메모리 창출 전략으로 전환했기 때문이라고 생각된다. 실제로 DDR4의 사양이 얌전한 곳에 정착한 때부터 초광 인터페이스 폭의 메모리 기술의 얘기가 높아져 갔다. 그것이, 실리콘 관통 비아 (TSV : Through Silicon Via)를 사용 HBM 및 Wide I / O 시스템 및 Hybrid Memory Cube (HMC) 등이다.

 

1 세대 HBM

　현재는, HBM 또는 Wide I / O 2에 의한 클라이언트 측 CPU + GPU의 메모리 대역폭 확장을, Intel도 AMD도 생각하고있는 것은 틀림 없다. 특히 TSV 인터 포저를 사용한 2.5D 솔루션이 융성 한 것으로, 초 광대역 메모리를 저렴한 비용으로 패키지에 통합 할 가능성이 높아졌다. TSV 인터 포저를 사용한다면, CPU / APU 측에 TSV를 사용할 필요가 없기 때문에, 훨씬 장애물이 낮아진다. 그러나 온 패키지의 메모리는 캐시인지, 캐시라면 태그는 어떻게 하는지 등 다양한 문제가 있다.

 

성능 메모리 대역폭 로드맵

 

 

 

스택크드 DRAM 솔루션

 

　그런 의미에서, Haswell GT3e는 그러한 온 패키지의 광대역 메모리의 흐름을 2~3년 앞당긴 선행적인 구현이라고 볼 수도 있다. 참고로, HMC를 넣지 않은 것은 HMC는 오히려 온보드이며 다소 거리가 떨어진 메모리로(HMC의 2.5D도 제안되고 있지만)써 이용이 주목 받고 있기 때문이다.

　물론 대안으로, 만약 Intel이 Haswell 이후 eDRAM 기술을 갖게되면, 클라이언트 CPU에 온다이 eDRAM을 대용량 캐시로 끌어들이는 방법도 있다. 그러나 이 경우 새로운 공정을 시작시에 eDRAM을 매 세대간에 맞춰야 한다. 이것도 꽤 허들이 높은 것이지만, 선택으로는 있다.

　이렇게 살펴보면 Haswell GT3e의 eDRAM의 중요성이 보인다. 제품으로서의 중요성보다 기술적인 방향성 측면에서 중요도가 훨씬 크다. Intel이나  메모리 기술이 어디로 가는가가 비쳐 보이기 때문이다.

 

[분석정보] Intel의 eDRAM 칩은 128 뱅크 구성에 읽기, 쓰기, 리프레시를 병렬

 

 

[분석정보] 하스웰의 고성능 그래픽의 열쇠 Intel 제조 eDRAM의 상세

 

 

 

[분석정보] 하스웰 eDRAM에 JEDEC의 차세대 DRAM으로 대항하는 AMD의 메모리 전략

 

 

[분석정보] Intel의 CPU "Haswell"용 DRAM 기술

 

[분석정보] 정체를 보인 Haswell의 eDRAM 솔루션

 

 

[분석정보] 인텔(intel) CPU의 큰 이정표가 될 하스웰(Haswell) 드디어 등장

 

 

 

[정보분석] 인텔 8 시리즈 칩셋의 문제점"에 대해 GIGABYTE에게 물어 봤다

 

 

[벤치리뷰] 인텔 코어 i7-4770k 리뷰 - Xbitslabs

 

 

[벤치리뷰] 인텔 4세대 코어 i7-4770K 리뷰 : 하스웰 성능 탐스하드웨어

 

 

[벤치리뷰] 인텔 아이리스 프로 5200 그래픽 리뷰 코어 i7-4950HQ 테스트

 

 

 

[정보분석] GDC 2013 하스웰 탑재 울트라북 지금보다 게임이 잘된다? 인텔 확장 설명

 

[벤치리뷰] 코어 i7-4770K 하스웰 성능,프리뷰

 

[정보분석] 2개의 CPU 개발팀이 경쟁하는 Intel의 사내 전략 (FPU에서(또는 GPU) 메모리 부분 내용이 약간 나옵니다.)

 

 

[정보분석] IDF 2011 Justin Rattner 매니코어 시대가 다가옴 2/2부

 

 

[CPU] 인텔 하스웰 GT3e GPU 지포스 GT650M 비교

 

 

[2000.08.25] 그래픽 통합 CPU 팀나(Timna)의 개요를 분명히-극적인 다이 크기 축소를 실현

 

 

[정보분석] 하스웰 (Haswell)의 GPU 코어 아이리스(Iris) 왜 강력한가

 

 

[정보분석] 배터리로 20일간 아이들 상태로 가능한 차세대 Ultrabook

 

 

[정보분석] IDF 2013 Beijing에서 공개 된 하스웰(Haswell)의 절전 & 오버 클러킹 기능

 

 

[정보분석] CES 2013 Intel, Haswell을 탑재한 레퍼런스 하이브리드 PC 공개

 

 

[아키텍처] IDF 2012 인텔 차세대 주력 CPU Haswell(하스웰) 공개.

 

 

[정보분석] IDF 2011 인텔 하스웰(Haswell)의 다이와 절전 기술

 

 

[정보분석] Hasell(하스웰) 최강의 무기 통합 전압 조절기

 

[정보분석] Intel의 "Ozette"칩에서 Haswell(하스웰)까지의 전압 레귤레이터 통합​​의 길

 

[정보분석] 인텔의 2013년 CPU 하스웰로 이어지는 네할렘 개발 이야기

 

 

[분석정보] 그리고 CPU는 DRAM 다이도 통합