[분석정보] 정체를 보인 Haswell의 eDRAM 솔루션

 

 

Haswell eDRAM의 수수께끼가 풀렸다

　Haswell (하즈웰.하스웰)의 eDRAM의 실상을 보였다. Haswell에는 GPU 코어를 최대 구성한 "GT3"구성에서 eDRAM을 더한 GT3e가 있다.GT3e 탑재 Haswell은 다른 Haswell 시리즈와는 다르게 다이에 CPU 측은 4CPU 코어 6MB의 L3 캐시 구성된다. 이 eDRAM은 미국에서 일부 언론에 설명이 진행된 흔적이 있지만, 일본에서는 기술 정보가 설명되어 있지 않고, 미스테리였다. 그러나 COMPUTEX때 일부 업계 정보 소스에서 eDRAM의 정체와 Intel의 목적이 밝혀지고 있다.

 

 

 

　Haswell GT3e의 eDRAM은 전체 하드웨어 관리되는 L4 캐시 였다. 그래픽용 메모리 계층을 추가하는 것이 아니라, CPU + GPU 전체에 대용량 온 패키지 L4 캐시를 더한 것이 GT3e이다. 또한 Intel은 eDRAM 자체를 자사에서 제조 22nm 공정으로 제조한다. 1G-bit 칩, 인터페이스는 시리얼 전송, 메모리 대역폭은 단방향만 50GB/sec 클래스라고 한다.

　GT3e 버전 Haswell이 eDRAM 캐시 위해 다이에 양방향으로 512-bit 시리얼 인터페이스를 위한 대량의 SerDes (시리얼 라이저 / 디시리얼라이저)를 싣고 몇 MB의 태그 SRAM을 싣고 있는 것으로 보인다. 또한 CPU 내부 버스의 구성도 일반 Haswell와는 크게 다른 것으로 보인다.

　Haswell 4코어 + GT3e의 eDRAM의 사양을 나타내는 것은 Intel이 메모리 계층 구조 개혁에 진지하게 임하고 있는 것. 그 이유는 분명 이 이상 칩의 연산 성능을 늘리려 한다면, 메모리 대역을 도약시킬 필요가 있기 때문이다. 향후 CPU와 GPU 코어를 늘리려 고 하면 메모리 대역을 기존의 DRAM 솔루션 늘릴수 있는 이상으로 확대 할 필요가 있다.

 

GT3 구성 Haswell GPU 코어

 

　그래서 이번에 Intel은 메모리를 자사에서 생산했다. 이 의미는 크다.

　먼저 Intel 프로세서에 필요한 메모리 대역폭을 얻기 위해서라면 메모리 칩을 자체 개발 · 제조 할 것도 불사인 것으로 밝혀졌다. 메모리 사업에 참가하고 싶은 말보다 자사의 주력인 프로세서 사업을 위해 메모리가 필요하다고 판단하는 항목이있다. 더 이상 논리회로만을 생산해 그 논리 칩의 성능을 올리는 것이 어렵다고 생각하고 있는 것 같다.(이전 다른 기사에서도 덧글을 붙였듯이.. 원래 인텔은 메모리 업체 출신)

　프로세서를 강화하기 위한 메모리는 이번에는 DRAM 기술이었다. 그러나 DRAM의 미세화 한계가 올라오고 있기 때문에, 미래에 다른 대용량 메모리 기술로 생산을 할 수 있을지도 모른다. Intel이 메모리에는 별로 손을 대지 않는다고 생각하는 것은 더 이상 실수다.

　하지만 Haswell 제품군 중 최고의 솔루션인 GT3e 구성도 결코 Intel 시도의 완성계에서있지 않는 것도 명백하다. 그것은 상대적으로 꽤 비싼 솔루션에서 폭넓게 PC를 위한 제품 라인을 확장할 수 있을것 같지 않기 때문이다. 따라서 Intel은 eDRAM 솔루션을 극히 제한된 SKU (Stock Keeping Unit = 상품)에 두고있다.

　지금 고성능 프로세서는 온 패키지에 고속 메모리를 탑재하는 방향으로 향하고 있다. Intel뿐만 아니라 AMD도 NVIDIA도 기본적으로 같은 방향으로 향하고 있다. 그러나 거기에는 과제가 몇 있고, 어떻게 해결할지 아직 결론이 나와 있지 않다. 당분간은 각사의 시행 착오가 계속 될 것이다.

 

NVIDIA의 Volta에서 온 패키지 DRAM

 

22nm 공정의 Intel의 eDRAM 기술

　Haswell GT3e 포장에 실려있는 eDRAM은 Intel의 22nm 공정으로 제조된다. Intel은 6 월 11일부터 교토에서 개최되는 "VLSI Symposium (2013 Symposium on VLSI Technology and Circuits) '에서 22nm 프로세스의 eDRAM 기술을 발표하는데, Haswell의 eDRAM은 이 기술을 사용하고 있다고 보고 된다. 덧붙여서,이 컨퍼런스에서는 Intel의 통합 전압 레귤레이터 기술 (온다이 DC-DC 컨버터 부분)도 발표 될 전망이다.

　DRAM 제조 공정 기술을 알고, 22nm의 DRAM 듣고 놀랄지도 모른다. DRAM의 프로세스는 마침내 30nm 대에서 20nm 대 공정으로 전환이 진행 시작한지​​ 얼마되지 않았기 때문이다. 노드의 숫자로 22nm는 DRAM에서 완전히 최첨단이다.

　그러나 그것은 어디 까지나 개별 DRAM 칩의 제조 공정 기술의 이야기다. Intel이 발표 한 것은 22nm 로직 공정에 혼재 할 수 있는 eDRAM 기술. DRAM과 로직 프로세스 노드 숫자의 근거도 달라 그 때문에, 같은 척도로 비교할 수 없다.

　실제 메모리 셀의 크기로 보면, Intel의 22nm eDRAM은 디 클리트 DRAM의 30 ~ 20nm대 와는 크게 다른 것을 잘 안다. Intel의 eDRAM의 메모리 셀 크기는 0.029 제곱 μm이며, 이는 2007 년 전후의 하프 피치 60nm 프로세스 대의 개별 DRAM의 메모리 셀 크기에 거의 해당한다. 즉, Intel의 eDRAM도 eDRAM의 상주로 용량 밀도는 단독 DRAM 칩보다 훨씬 낮다. 개별 DRAM의 최첨단와 밀도가 다르며, 셀 크기도 다르다.

　Intel의 22nm eDRAM은 128M-bit의 메모리 매크로 기반에 메모리 밀도는 17.5M-bit / 제곱 mm가 되고 있다. 여기에서 역산하면 Haswell GT3e에 실려있는 1G-bit의 eDRAM 칩의 메모리 매크로 지역은 58.5 제곱 mm가 된다. GT3e의 eDRAM은 약 80 제곱 mm  다이이므로, 인터페이스에 30% 미만을 사용하고 있다고 생각하면 거의 계산이 맞는다.

 

시리얼 전송의 DRAM 인터페이스

　eDRAM의 인터페이스는 시리얼 전송이라고 한다. 즉, Haswell GT3e에 실려있는 것은 직렬 인터페이스 DRAM 셈이다. Intel은 이전 DRAM 인터페이스를 직렬로 하는 방안을 업계에 제안했다. 여기에 와서 Intel 일련 DRAM 구상은 결실을 맺었다 하게 된다.

　eDRAM이 직렬 인터페이스인 것은 Haswell GT3e의 기판에서의 eDRAM 칩의 배치에서도 잘 알수있다. eDRAM 칩은 GT3e의 다이에 딱 붙어 배치되어있다. 병렬 인터페이스에서 일반적으로 요구되는 같은길이의 배선을 할 여지가 없는 배치이다. 같은길이 배선이 불필요한 인터페이스가 아니면 이 배치는 어렵다고 추측된다.

　인터페이스 폭은 단방향이 256-bit로 양방향은 512-bit이라고 한다. 디퍼렌셜 (차동) 신호라고 볼 수 있기 때문에, 핀 수는 데이터만 해도 1,000 핀 이상이 된다. 엄청난 숫자로 이 배선층을 수납해서 인지 Haswell GT3e는 서브 스트레이트가 두껍고, 통상보다 층수가 증가하고 있는 것으로 보인다.

 

다이 면적을 가진 것으로 추정되는 태그 RAM

　Haswell GT3e 구성의 다이는 eDRAM이 풀 캐시로 하드웨어 제어되는 것을 발견했다. 그래서 나온 큰 문제는 태그 RAM (TagRAM)이다. 캐시로 쓴다면, 접근을 위한 캐시 태그를 거둔 메모리가 필요하다. 캐시 태그는 캐시 메모리에 어떤 메모리 주소의 데이터가 들어 있는지를 나타내는 태그이다.

　캐시 태그를 거두려면 일정한 양의 태그 RAM 용 메모리가 필요하다. 그리고 캐시로 성능을 생각한다면 태그 RAM은 Haswell GT3e의 본체 측의 다이에 통합되는 것이다. 그렇지 않으면, 태그 RAM 액세스만으로도 전력 소비가 증가 버리고, 대기 시간이 길어진다. 그리고 CPU 본체에 취한다면 SRAM 될 것이다.

　그렇게 생각하면 Haswell GT3e 큰 다이의 수수께끼도 풀린다. 이전 Haswell GT3e의 다이는 사우스 브릿지 칩이 통합되어 대형화하고 있을 가능성이 있다고 썼지만, 이것은 실수 다이를 불필요 하게 크게하는 것은 아마 태그 RAM이다. 왜냐하면 캐시 메모리가 커지면 태그 RAM의 양이 증가하기 때문이다. 1Gbits 즉 128MB를 캐시로 태그 RAM을 준비한다면, 태그 RAM만으로 상당한 면적을 가지고 있을 것이다.

　아래는 2 CPU 코어 GT3 GPU 코어 "2 +3"구성 Haswell과 Haswell GT3e를 나란히 놓은 사진이다. 이것으로 계산하면 Haswell의 2 코어 + GT3의 다이 면적은 약 180 제곱 mm, Haswell 4 코어 + GT3e의 크기는 약 260 제곱 mm 가 된다.

 

2 코어와 4 코어 Haswell 패키지

 

 

Haswell의 SoC  (기존에 오른쪽과 같이 CPU + PCH 2칩이 왼쪽처럼 1칩으로 저전력모델 전용으로 발표)

　재미있는 것은, 2 코어 + GT3의 다이가 공개되는 4 코어 + GT2의 다이와 가로 세로 모두 길이가 다른 점. 짧은 부분은 동등할 것 같은데, 약간 넓다. 이 이유는 모르겠지만, DRAM 인터페이스 방향으로 차이가 있을지도 모른다. 양 다이의 예상되는 내부 레이아웃은 다음과 같다. 잘못하고 있을 가능성은 있지만, 큰 범위는 아래와 같이되어 있다고 추측된다.

 

2 코어 + GT3의 다이 4 코어 + GT2의 다이

 

 

　이 왼쪽 다이 따라 Intel의 GT3 GPU 코어의 대략적인 크기를 알 수있다. GT3는 GT2에 비해 약 80% 정도 커져 있는 것으로 보인다. GT3는 미니 GPU라고 말하는 슬라이스가 2중으로 되어 있기 때문에 이 비율은 합리적으로 보인다.

　그래서 약 260 제곱 mm의 Haswell 4 +3 (4 코어 + GT3)의 다이 각 구성 요소를 만일 배치해 본다면. 177 제곱 mm의 4 +2 (4 CPU 코어 + GT2 GPU 코어)에 GT3에 따른 GPU 코어의 증가분을 더한 크기보다 Haswell 4 +3 (4 코어 + GT3)의 다이 사이즈가 훨씬 크다. Haswell 4 +3에는 플러스 알파로 다른 유닛이 더 해지고 있을 것이다. 참고로, Haswell 4 +3 (4 코어 + GT3)는 L3 캐시가 6MB, 4 +2의 일반 8MB의 L3 캐시보다 L3 구역이 작다.

　물론, Haswell GT3e에는 eDRAM 간의 직렬 인터페이스가 더해진다. eDRAM 측의 인터페이스는 약 20 제곱 mm 정도로 같은 Intel의 22nm 공정 (그러나 SoC 과정). 비슷한 분량의 크기를 인터페이스로 가지고 가서 아직 Haswell GT3e 쪽이 다이가 크다. 물론 eDRAM의 컨트롤러도 참가 하지만, 그만큼 면적은 늘지 않을 것. 그러면 나머지 면적의 어느 정도 부분이 태그 RAM 일 가능성이 높다.

 

Haswell의 다이 비교

 

　Intel이 eDRAM 캐시에서도 64 byte 캐시 라인을 유지하고 있다면, 태그 RAM의 용량은 단순 계산으로 수십 MB가 된다. 그러나 캐시의 효율을 떨어 뜨리는 것을 각오로 캐시 라인을 넓게 취한다면 태그 RAM의 양을 줄일 수도 있다. 그 밖에도 여러 가지 방법이있다. 실제 다이 크기를 세밀하게 비교하면 태그 RAM의 크기는 몇 MB 정도로 보인다. 단순히 공간을 4 +2의 캐시 크기와 비교하면 8 ~ 10MB 정도 분의 여유가 생긴다.

　위의 그림은 4 +3의 불필요한 공간이 태그 RAM이라고 가정 한 그림이다. 그러나 면적비가 맞았다 하더라도 배치는 크게 다른 것이다. 일반적으로 태그 RAM을 1개의 링  스톱에 배치하면 거기에 액세스가 집중해 버린다. 예를 들어, 태그 SRAM과 eDRAM 인터페이스를 분산하여 여러 링 스톱으로 연결하는 등의 구성을 취하고 있는지도 모른다. 그 경우는 링 토폴로지가 종래의 Haswell과 크게 달라진다.

 

무거운 Haswell의 eDRAM 솔루션

　이렇게 세밀하지 않게 계산한 것만으로도 eDRAM 솔루션 Haswell이 매우 "무거운"제품임을 잘 안다. 다이 크기는 32nm의 Sandy Bridge의 216 제곱 mm보다 훨씬 크다. 경제성은 좋지 않은 다이에, 여기에 맞춤형 DRAM까지 밀봉돼 있다. 매우 넓은 SKU에 확산 될 수 있을 것 같은 이미지가 아니다. 따라서 Intel이 광대역 메모리 온 패키지 탑재를 일반화 단계에서는 다른 솔루션의 가능성은 있다.

 

Intel 다이 크기의 추이

 

　참고로, Intel은 메모리 대역폭을 높이기 위한 eDRAM을 CPU 다이에 통합하지 않았다. 대역을 올린다면, CPU 다이에 통합하는 것이 간단하고 소비 전력으로도 유리하다. 그런데 로직 칩에 통합할 수 있는 eDRAM을 개별 DRAM과 같은 사용법을 하고있다.

　Intel이 eDRAM을 CPU에 통합하지 않는 이유는 몇 가지 생각된다. 첫째, 일반적으로 eDRAM을 사용하는 경우 프로세스가 복잡하기 때문에 고속 CPU에 통합하는 것은 위험이 크다. 또한 eDRAM이 논리회로 공정에 맞게 스케일 다운할 수 있는 가능성이 매우 낮은 것도 큰 요인일 것이다. 22nm 프로세스에서 eDRAM을 통합해서 다음 프로세스 세대에서는 통합할 수 없을지도 모른다. 통합수 있지만 논리회로 처럼 스케일 다운  할수 없는 가능성이 높다. 따라서 2년마다 첨단 공정으로 전환하는 메인 스트림 제품에 통합은 적합하지 않다.

　가장 특별한 제품의 통합은 있을 수있다. 예를 들어, 하이 엔드 서버용 이라던가, Atom 계의 모바일 등에서 일부에 eDRAM을 합병할 가능성이 없는 것은 아니다. 서버용 CPU는 프로세스의 전환이 늦고, Atom 계라면 eDRAM으로 부가가치를 더하기 쉽다. 이 CPU로 통합의 시비는 eDRAM에 한정하지 않고 향후 차세대 비 휘발성 메모리에서도 과제가 될 것이다.

 

 

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