[분석정보] Intel 22nm 공정에서 3D트랜지스터 기술을 채용

 

3D 트랜지스터에서도 선봉으로 나아가는 Intel

　Intel은 22nm 공정 "P1270"에 3D 트랜지스터 기술 "트라이 게이트 (Tri-Gate) "를 채택했다고 발표했다. 기존의 트랜지스터는 2D 평면 이었지만, Intel의 새로운 공정은 3D의 입체 구조가 된다. 이것은 트랜지스터의 역사가 시작된 이래의 근본적인 구조 변화에 큰 단계이다. 장점은 누설 전류의 억제, 활성 전력 절감, 트랜지스터 속도 향상, 트랜지스터의 소형화 등.

　무엇보다, 3D 트랜지스터 기술은 Intel 만 개발하고 있던 것은 아니다. 오히려 주요 반도체 업체들은 모두 이 기술에 주력하고 있으며, 반도체 컨퍼런스 "IEDM"에서는 매년 각사의 연구 성과가 발표되고 있었다.

 

22nm 3D 트라이 게이트 트랜지스터의 구조

 

 

실제 사진

　각사가 혈안이 되어 3D 트랜지스터를 개발하고 있는 것은 트랜지스터 구조를 근본적으로 변혁하지 않으면 안되는 "마감" 이 다가오고 있기 때문이다. MPU 용 공정 노드에서는 15 ~ 11nm 세대에는 3D 트랜지스터 등의 구조 변화가 필요할 것으로 알려져 있다. 이미 여러 업체가 15nm (공급 업체가 16 또는 14nm라고 부르는 경우도 있다) 공정에서 새로운 구조를 채용하는 것을 시사하고 있다. 그런 중에, 이번 Intel의 발표가 진행됐다.

　Intel의 발표의 큰 포인트는 3 개.

(1) 3D 트랜지스터를 양산 공정에 처음 도입했다.

(2) 다른 업체보다 1 ~ 2 세대 빨리 트랜지스터 구조의 변혁을 행했다.

(3) 그 결과, 3D 트랜지스터 화의 이점을 1 세대 빨리 누릴 수있다.

 

Intel은 High-K/Metal-Gate의 양산 공정의 도입도 타사보다 1 세대 선행했지만, 이번에도 1 ~ 2 세대 빨리 양산으로 가지고 왔다. 새로운 기술을 양산 기술로 전환한다는 점에서 Intel이 뛰어남을 나타내고 있다.

　다만 3D 트랜지스터의 효과를 과대평가 할 수 없다. 현재 3D 트랜지스터를 사용해도, 130nm 공정 이전 CMOS 스케일링의 속도는 되돌릴 수 없기 때문이다. 강심제(활력소)는 되지만, 근본적인 개혁이 될지 어떨지는 미묘한 곳이다. 그리고 1 ~ 2 세대에서 다른 업체도 따라 잡을 가능성이 높다. 또한 Intel은 제조가 어려운 3D 트랜지스터의 선행자로 위험이있다. 예를 들어, 수율이 생각처럼 향상되지 않고 고생할 가능성도 있어, 대가로 맞는지 아직 알수 없다.

 

 

트랜지스터를 세우는 3D 트랜지스터

　현재 평면 (Planar) 트랜지스터는 실리콘 표면에 소스와 드레인을 만들고 그 사이에 올린 게이트에 전압을 인가하여 소스 - 드레인 사이의 채널을 제어하고 있다. 트랜지스터는 탄생부터 지금까지 평면형 인채 오로지 작아져 왔다. 이번 트라이 게이트 3D 트랜지스터는 그 채널을 입체로 바꾼다.

　3D 트랜지스터는 원래 히타치가 1989 년 12 월 IEDM에서 발표 한 논문 "A fully depleted lean-channel transistor (DELTA)-a novel vertical ultrathin SOI MOSFET"에 비롯되고 있다고 말한다. 기본적인 아이디어는 전자 채널인 채널을 입체화 해 한 방향이 아닌 2 ~ 4 방향에서 채널을 게이트로 둘러싸 버린다. 이러한 3D 구조는 트랜지스터로 이상에 가깝기 때문에, 각사가 트랜지스터의 미래 형식으로 연구를 진행해 왔다.

　트랜지스터로 바람직한 3D 구조는 처음에는 극적으로 트랜지스터를 바꾸는 것으로 예상됐다. 서두에서 언급한 이점에서 트랜지스터의 성능이 비약적으로 향상하고, 한편 누설 전류는 극소까지 억제되어 결과적으로 고속으로 초 저전력 칩이 가능하게 된다고 했다. CMOS 스케일링 법칩은 130nm 공정 이전 속도로 가는 것도 기대되었다.

　그러나 현실은 거기까지 화려하게 아니다. 3D 트랜지스터 화를 통해 상당한 성능 향상 및 누수 / 액티브 전류의 억제는 허용되지만, 이전에 예상한 정도는 아니다. 예를 들어, 이번 Intel은 22nm 트라이 게이트는 32nm 평면형과 비교하여 동일한 게이트 지연시 트랜지스터 당의 액티브 때의 전력을 50% 이상 저감 할 수 있다고 발표했다. 3D 트랜지스터를 통해 동작 전압을 20% 정도 줄일 수 있기 때문이다.

 

공정 방식의 이행에 따른 누설 전류, 스위칭 속도, 동작 전력의 변화

 

 

32nm 평면과 22nm 트라이 게이트 게이트 지연과 동작 전압 비교

　또한 오프 상태시의 누설 전류의 감소는 눈 부시다. 따라서 문턱 전압을 낮출 수 있으며, 그 결과 동작 전압을 낮춰 액티브 전력을 줄일 수 있다.

 

 

트라이 게이트는 오프 상태시의 누설 전류가 적은

 

 

동일한 전류라면 문턱 전압을 낮출 수 있다.

 

전통적인 CMOS 스케일링이 130nm에서 임종

　여기만 보면 극적으로 전력을 절감 할 것으로 보인다. 실제로 상당한 효과가 있지만, 그래도 이전과 비교하면 충분하지 않다. 130nm 까지의 CMOS 스케일링은 1 노드 세대에서 트랜지스터 당 전력은 35%까지 줄었기 때문이다. 22nm 트라이 게이트가 50% 감소하면 예전의 페이스로 돌아온 것은 아니다가 된다. 즉, Pentium 4 시대 초반까지의 CPU를 복잡화 하고 동작 주파수를 땅땅 올리는 시대로는 돌아가지 못 한다.

　좀 더 자세히 보면 130nm까지 1 노드 세대마다 트랜지스터 장치 피치는 "0.7 배 (70 %)"또는 그 이하로 축소. 게이트 길이도 70% 이하가 되어, 동작 전압도 70%로 떨어졌다. 소비 전력은 용량 × 전압의 제곱 × 동작 주파수에 비례하기 때문에 용량의 70 %와 전압의 70% 감소 덕분에 같은 주파수라면 트랜지스터 당 전력은 35%까지 줄일 수 있었다. 주파수를 140%로 끌어 올려, 그냥 트랜지스터 당 전력이 50%로 칩 면적당 전력 밀도가 이전 세대와 동일하게 하는 계산이었다.

 

노드 세대마다 구체적 변화

 

 

MOSFET의 스케일링

　CPU 냉각을 생각한다면, 가장 중요한 요소는 전력 밀도로 이것을 올리지 않는 것이 요구된다. 130nm까지의 CMOS 스케일링에 의해 자동으로 전력 밀도를 일정하게 유지할 수 있었다. 이 "무료 점심"을 사용하여 CPU는 1 노드 세대마다 2 배의 트랜지스터를 쌓아 1.4 배의 동작 주파수를 달성하고 진화해 왔다.

 

　그러나 130nm이 70% 배율의 시대는 끝났다. IBM은 이것을 "전통적인 CMOS 스케일링의 종말 '이라고 표현했다. 누설 전류의 급증을 억제하기 위해 게이트 절연막 두께와 구동 전압의 저감을 할 수 없게 됐기 때문이다. 전압은 세대마다 몇 % 밖에 내리지 못하게 되어 버렸기 때문에, 아무것도 하지 않으면 전력 밀도가 세대마다 급증해 버리게 되었다.

 

누설 전류의 종류

 

 

전통적인 CMOS 스케일링의 종말

 

 

스케일링 임종의 이유

 

 

스케일링의 변화

　하지만 이번 22nm 트라이 게이트는 전압은 80% 정도까지 감소하고 용량도 줄어들 기 때문에 트랜지스터 당 전력은 50% 또는 그 이하로 내려간다. 32nm에서 22nm 트랜지스터 밀도가 2 배가 되면 상쇄되어 전력 밀도가 같거나 그 이하가 되는 셈이다. 90nm에서 지금까지 불황으로 비교하면 상당히 개선되지만, 그래도 동작 주파수를 올릴 여유가 없게된다.

　이렇게 보면 3D 트랜지스터 화는 이전에 소란을 피운만큼 극적이지 않다는 것을 알 수있다. 하지만 현재 상황에서는 노드 세대마다 다양한 노력을 하고 전력 밀도를 어떻게 든 세대마다 일정하게 유지하고 있는 상태이므로, 그것과 비교하면 꽤 편해지는 것은 확실하다. 과도한 기대는 할 수 없지만, 나름대로의 효과는 기대할 것이다.

 

무어의 법칙의 유지를 위한 70% 씩 디바이스 피치의 축소

　트랜지스터 구조의 변혁이 필요하다는 것은 반도체 제조업체 간의 공통으로 인식되고 있다. 그리고 많은 기업이 15 ~ 11nm 공정 세대에서 트랜지스터 구조의 변혁이 필요 하다고 생각하고 있다. 그것은 22 ~ 20nm 프로세스까지 planar 형 으로도 만들 수 있지만 그 이하가 되면 어려워지기 때문이다.

　이유는 몇 가지 있지만, 근본적으로는 장치를 작게 만들 수 없다는 한계가 있다고 한다. 반도체 제조업체는 로직 공정 장치 피치 (게이트 피치)를 노드 세대마다 약 70%로 축소해 왔다. 트랜지스터의 간격이 70%가 되면, 칩 당 트랜지스터 수는 2 배가 된다. 이것이 현재는 2년에 한번씩 되고있다 "무어의 법칙"이다.

 

 

2 년마다 스케일링의 변천

 

 

SRAM 밀도도 그에 맞추어 조정해 왔다

　이전에는 70% 씩 축소를 계속할 수 있다고 믿고 있었다. 그러나 미세화가 계속되고, 게이트 절연막이 원자 몇 개 분까지 작아진 결과 다양한 누설 전류가 급증하기 시작했다. 예를 들어, 게이트에 전압을 걸지 않을 때도 소스와 드레인 사이에 전류가 흐르는 하위 임계 누설 전류는 게이트 길이가 짧아지면 단 채널 효과로 증대한다. 따라서 반도체 제조 업체는 게이트 길이의 저감율을 낮추고 있다.

　아래는 ITRS 로드맵에 보이는 CPU 등 고속 로직을 위한 공정 노드와 게이트 길이의 관계다. 2006년 로드맵에서는 게이트 길이를 노드의 숫자보다 훨씬 작게 유지하고 있었다. 그러나 현재의 로드맵에서는 게이트 길이는 노드보다 완만한 속도로 밖에 저감해 가지 않는다. 성능은 대신 스트레인드 실리콘 등 다양한 기술의 투입으로 끌어 올리고 있다.

　하지만 어쩔 도리가 없는 부분이 있다. 그것은 장치의 크기이다. GLOBALFOUNDRIES는 2010년 3월에 열린 반도체 컨퍼런스 "ISQED"에서 "Beyond 32nm Technology" 라는 제목의 세션에서 그 이유를 자세히 설명하고 있다. 이에 따르면 트랜지스터의 간격은 70%로 감소해 가는데 게이트 길이는 70%로 축소한다. 32nm 노드에서 장치 피치는 120 ~ 130nm 이지만 22nm에서 90 ~ 100nm 되고, 15nm에서 60 ~ 70nm 된다. 그러면 15nm 세대는 현재의 평면 트랜지스터는 거의 들어가지 않게되어 버린다고 한다. 만약 15nm로 존재한다고 해도 11nm (메이커에 의해 10nm 라고도)는 더 어렵다.

 

공정 로드맵

 

 

공정 미세화와 트랜지스터의 축소

 

트랜지스터 구조 변혁의 두 가지 선택

 

 

멀티 게이트의 종류

　이 문제를 해결하는 가장 근본적인 수단은 트랜지스터 구조의 변혁이라고 한다. 즉, 장치를 작게 한다는 무어의 법칙의 유지를 위해, 트랜지스터 구조를 작게 할 수 있도록 변화하는 것이 필요하다고 알려져 있다.

　트랜지스터의 개혁에서 현재 부상하고 있는 유력한 대안은 두 가지. 하나는 3D 트랜지스터 화로 일반적으로 멀티 게이트 (MuGFET)로 불린다. 여기에는 Intel이 채용한 트라이 게이트 이외에 좌우 2 면만을 게이트로 사용 듀얼 게이트 또는 FinFET과 4면을 게이트로 하는 GAA (게이트 올 어라운드) 등 다양한 유형이 있다. 또한 미래에 실현이 기대되는 나노 와이어 트랜지스터도 크게 분류하면 3D 트랜지스터의 일종이다. 어쨌든, 공통되는 것은 채널을 입체화 하는 것이다.

　또 다른 방법은 SOI (silicon-on-insulator) 기술을 발전시키는 것이다. 지금의 AMD CPU 등이 채용하고 있는 SOI는 채널을 완전히 실리콘에서 분리하지 않는 부분 공핍형 SOI (PDSOI)이다. 부분 공핍형 SOI는 하위 임계 누설 전류를 억제 할 수 없다는 문제가있다. 대조적으로, 채널을 완전히 분리하는 전체 공핍형 SOI (FDSOI)는 오프 상태 누설 전류를 상당히 억제한다. 따라서 채널을 단축 할 수있다.

 

부분 고핍형 SOI

 

 

 

전체 공핍형 SOI

 

 

각종 공정 기술 전환 타이밍

　FDSOI을 채용하는 경우도 장기적으로는 3D 트랜지스터로 전환하는 것으로 생각되고 있다. 그러나 FDSOI를 중계함으로써, 제조가 더 어려운 3D 트랜지스터로의 전환을 연기 할 수 있다. 원래 3D 트랜지스터가 부상해 왔을 때는, ITRS의 프레젠테이션을 봐도, 22nm 세대 기준으로 도입된다는 예측 예제가 있었다. 그러나 제조상의 어려움이 지적되는 것과 동시에,시기가 후퇴하고 아래의 그림과 같이 소개는 15 ~ 11nm 세대가 될 것으로 추정되기 시작했다.

　그런데 작년 겨울 ITRS 컨퍼런스에서는 멀티 게이트 (MuGFET)의 도입시기가 앞당겨 질 가능성이 있다고 지적했다. 이번 Intel의 발표는 로드맵에서 예측된 셈이다. 반면에, FDSOI를 도입하면 멀티 게이트 트랜지스터의 도입은 15nm보다 늦춰질 가능성이 있다고 표시했다. FDSOI에서 웨이퍼의 비용이 증가하지만, 3D 트랜지스터 화의 위험은 미룰 수 있는 것이다.

　이러한 변혁기에 있기 때문에 22nm 이후 공정 기술이 중요한 포인트가 된다. 각 메이커가 어떤 기술을 선택 하느냐가 성능과 전력 비용을 크게 좌우한다. 그 의미는 22nm 공정에서 타사보다 1 ~ 2 세대 빨리 3D 트랜지스터를 채용한 Intel은 대담한 도박에 나선 셈이다.

 

 

2011년 5월 6일 기사 입니다.

 

 

 

 

 

 

 

 

 

 

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