[분석정보] 인텔의 "브로드웰"을 뒷받침 하는 강력한 14nm 공정

 

스펙이 높은 Intel의 14nm 트라이 게이트 공정

 Intel은 올해 (2014년) 후반부터 출하를 시작하는 14nm 공정의 개요를 밝혔다. Intel에게는 3D 트랜지스터 "트라이 게이트 트랜지스터"의 제 2세대이다. 늦고 늦은 14nm 공정이지만, 베일을 벗은 그 스펙은 매우 높았다. 트랜지스터 성능과 전력에 대해서는 Intel 대략적인 상대적 숫자의 스펙 밖에 공표 없었기 때문에 잘 모르겠다. 그러나 트랜지스터의 형상 크기의 숫자만 보면 비교적 공격적으로 파운드리의 3D 트랜지스터와 비교해도 뛰어​​나다.

 Intel은 22nm에서 3D 트랜지스터를 제품화 하는 것으로 경험을 쌓고, 그 결과, 14nm에서는 3D 트랜지스터 기술 자체를 더 진화시켰다. 일례로, 3D 트랜지스터는 핀형의 소스 - 채널 - 드레인의 높이를 제어하기 어렵다 (특히 벌크 FinFET은 어렵다). Intel은 22nm 공정에서는 핀의 높이는 34nm 였던 것을, 14nm 공정은 42nm로 23% 높였다. 따라서 개별 3D 트랜지스터의 전류 구동 능력이 큰폭으로 올랐다고 한다. 또한 핀의 간격도 22nm에서 60nm로 제법 넓게 가졌던 것을, 14nm 에서는 42nm로 축소했다.

 

 

 

 

 

 

14nm에서는 핀이 높아지고 구동 능력이 올라 트랜지스터 당

보다 적은 핀으로 동일한 성능을 얻을 수 있게 되었다

 

 여기에 트랜지스터의 크기의 중요한 지표인 게이트 피치 (Gate Pitch)와 인터커넥트 피치 (InterConnect Pitch)도 대폭 축소했다. 축소 폭은 32nm에서 22nm로 미세화 때 보다 크다. 이러한 개량으로 예상되는 14nm 공정의 CPU는, 보다 칩 사이즈가 작아, 성능 당 전력 효율이 높고, 피크 성능도 높아졌다. Intel의 14nm 공정의 개별 파라미터를 좀 더 자세히 살펴보기 전에 우선 3D 트랜지스터 자체의 구조를 휙 돌아보자.

 

 

 

 

성능과 전력에 대해서는 대략적인 상대 숫자 밖에 보이지 않았다

 

 

 

 

스탠다드 6T SRAM 셀 면적도 작아졌다

 

소스 - 채널 - 드레인을 평면에서 입체로 한 3D 트랜지스터

　현재 대부분의 첨단 반도체 제조 업체가 20nm보다 작은 공정에서는 FinFET (핀팻 : Fin Field Effect Transistor) 형의 트랜지스터로 이행하려고 한다. FinFET 이라 불리는 것은 트랜지스터가 웨이퍼 표면에서 지느러미 (Fin) 처럼 세워져 보이기 때문이다. FinFET은 3D 트랜지스터의 한 형태로 3D 트랜지스터는 이외에도 다양한 형태가 제안되고 있다.

 또한 Intel은 FinFET에서 채널 영역을 3방향에서 게이트에 둘렀기 때문에, 자사의 FinFET을 "트라이 게이트 트랜지스터 (Tri-Gate Transistor) '라고도 부른다. 좌우 2 면만을 게이트로 쓰는 경우 듀얼 게이트. 좁은 의미의 FinFET을 듀얼 게이트로, 트라이 게이트 FinFET과 구별하는 경우도 있다. 이 밖에 전체를 게이트로 둘러싼 GAA (게이트 올 어라운드) 등도 있어, 화제의 3D NAND 플래시 기술 V-NAND 셀이 방식을 채택했다. 아래는 Intel의 2010 International Workshop on junction technology 슬라이드로 MuGFET은 멀티 게이트 FET의 약자다.

 

 

 대체, 무엇이 3D인가? 트랜지스터는 소스, 드레인, 게이트의 각 영역 사이의 전위차로 동작한다. 대략적인 원리는 드레인에 일정한 전압을 건 상태에서 게이트 전극에 걸리는 전압을 올려 문턱 전압보다 높이면, 소스 - 드레인 사이의 바디 표면에 반전층 이른바 채널이 형성되어 전류가 흐르기 시작한다. 이 소스 - 채널 -  드레인을 입체화 하는 것이 3D 트랜지스터다.

 기존의 평면형 2D 트랜지스터 에서는 실리콘 기판 위에 게이트 전극이 배치되어 있다. 게이트가 절연막을 통해 접하는 실리콘 부분에 동작시에 채널이 형성된다. 소스 - 채널 - 드레인이 평면상에 늘어선 2D 구조로 있다.

 

3D 트랜지스터의 단면도

 현재 FinFET 형 3D 트랜지스터는 평면형 트랜지스터의 채널 부분을 세로로 일으킨 모양을 하고 있다. 위 그림은 채널의 중앙 부분의 대강의 단면이다. 심하게 단순화해 비유하면 평면의 채널을 실리콘 기판위에서 입체로 일으켜 입체화 한 채널을 게이트로 둘러싼다. 이것이 FinFET이다. 그림은 채널을 두룬 게이트가 3방향 이기 때문에 트라이 게이트인 것이다.

 Intel의 14nm 공정에 대한 대한 기사에서는 채널 부분을 게이트라고 부르며 설명하는 기사도 있지만, 이것은 큰 실수이다. 소스 영역과 드레인 영역 사이에 있는 것은 채널이 생성되는 영역으로 게이트는 채널을 둘러싸고 있는 부분이다. 게이트 자체는 평면 트랜지스터 때부터 이미 실리콘 위에 구성되어 있으며, 그 의미에서는 원래 3D이다. FinFET에서 3D로 된 것은 채널과 그 전후의 소스와 드레인 부분으로 구성된 핀이다. 핀의 안 채널 부분은 게이트에 묻혀 있으며, 좌우로 튀어 나와있는 부분이 소스와 드레인이 된다. 알기 쉽게 파-스를 (투시를) (Perspective drawing) 넣은 것이 아래의 그림이다.

 

 

평면 트랜지스터와 FinFET의 차이

 

 

단면도와 입면도를 함께 놓은 Intel의 22nm FinFET 슬라이드

 

누설 전류를 억제하고 성능을 올리는 FinFET

　미세화 된 현재 벌크 평면형 트랜지스터에서는 게이트 길이가 짧아지고, 단 채널 효과 (SCE : Short Channel Effect)가 문제가 된다. 게이트 길이가 짧아지는 경우 문턱 (Subthreshold) 전압 (Vt)이  저하되고, 게이트에 전압을 가하지 않는 오프 상태에서도, 소스와 드레인 사이에서 전류가 흐르는 서브스레숄드 (Subthreshold) 누설 전류가 증가한다. 평면 트랜지스터에서는 이 문제 때문에 게이트 길이를 좀처럼 단축하지 못하고 있었다. 실제로는 외에도 여러가지 문제가 있어, 벌크 평면은 한계에 도달했다.

 

 

 

다양한 누설 전류

 

 평면의 근본적인 문제의 하나는 평면​​ 트랜지스터에서는 채널은 평면이므로, 게이트는 한 방향에서만 채널에 접할수 밖에 없게 되어 있다. 게이트가 1면이므로 구동 능력은 한정되고, 전자도 정공도 없는 공 핍층이 채널의 1면에서 밖에 생기지 않기 때문에, 누설 전류가 증가했다. 같은 평면에서도 (벌크가 아닌) FD-SOI (Fully Depleted Silicon on Insulator)에서는 채널은 아래의 실리콘 기판과 절연되는 공핍화가 되지만, 일반 벌크 트랜지스터 에서는 그것이 불가능 하다.

 

 

평면 벌크 트랜지스터

 

 

평면 FD-SOI 트랜지스터

 

 그에 비해, 3D 트랜지스터는 채널을 여러 방향에서 게이트로 둘러싸기 때문에 게이트 면적이 넓어진다. 게이트에 접하는 면적이 증가해 채널의 전류 구동 능력이 오른다. 또한 3방향의 게이트에 의해 지느러미가 거의 공핍화 된다. 단 채널 효과가 억제되어 서브스트레이트 누설 전류가 극적으로 억제된다. 단 채널 효과를 억제하면, 누설 전류를 줄일 수 있으며, 소스와 드레인 사이의 게이트 길이를 짧게 할 수있다.

 또한 채널의 폭도 입체화로 좁힐 수 있기 때문에 "원리적"으로는 트랜지스터를 소형화 할 수있다. 여기에서 "원리적"이라는 것은, 실제로는 스텐다드 셀의 트랜지스터 크기가 작아지지 않는 경우가 있기 때문이다. FinFET 에서는 FET 당 핀 수를 늘려 멀티 채널 화함으로써 스위칭 성능을 올리는데, 이것이 셀 크기 문제와 관계한다. 멀티 채널 FinFET의 폭은 핀 피치에 좌우된다.

 

 

멀티 채널 FinFET

 덧붙여, 그림을 보면 알겠지만, 게이트와 채널 사이에는 게이트 절연막 (게이트 산화막)이 있다. 고유 전율 막 / 금속 게이트 (HKMG : High-k / Metal Gate) 재료가 사용되고 있는 것은,이 산화막 부분이다. High-k 이면 유전율이 높기 때문에 산화막 두께를 두껍게 할 수 있다. 그러면 포텐셜 장벽이 커지고 터널 효과로 빠지는 전자를 줄이고, 게이트 누설 전류를 줄일 수있다. 3D 트랜지스터는 High-k 메탈 게이트도 조합한다.

 여기까지 3D 트랜지스터를 설명하여 왔지만, 위의 대부분의 그림은 트랜지스터의 위 M1 배선층에 접속되는 컨택트를 생략한 그림이다. Intel이 제공하는 3D 트랜지스터의 전자 현미경 사진도 컨택트나 메탈 레이어의 생성 전의 것이 많다. 그러나 실제로는 이 위에 컨택트가 생성되어 있다. 소스 드레인의 컨텍트를 포함하면 아래의 Intel 슬라이드 처럼 된다. 사실 상당히 붐비고 있는 것을 알 수있다.

 

 

 

 

트랜지스터의 길이를 좌우하는 중요한 요소

 

 Intel의 14nm 공정의 중요한 포인트는 3D 트랜지스터 구조를 더욱 강화해, 더 작고, 더 고성능이 된 것. 22nm 공정 노드와 비교하면 형상 크기가 어느 방향에서도 크게 스케일 다운 된 것을 알 수있다.

 트랜지스터의 게이트 피치 (Gate Pitch)는 22nm 공정의 90nm에서 14nm 공정은 70nm로 78%로 축소했다. 인터커넥트 피치 (InterConnect Pitch)도 마찬가지로 22nm의 80nm에서 14nm에서 52nm로 이것은 65%로 축소했다. 3D 트랜지스터의 새로운 파라미터인 FinFET의 핀 피치, 즉 인접해 있는 핀의 간격은 22nm에 60nm에서 14nm에 42nm로 이것도 70% 나 축쇠했다. 이들은 어느쪽도 트랜지스터의 크기에 관련된 숫자다. 이들의 숫자가 보이는 것은, Intel은 22nm로 부터 14nm로 상당히 공격적인 스케일 다운을 한다는 것이다.

 

 

 게이트 피치는 트랜지스터의 길이를 결정하는 중요한 파라메터 이다. 그것이 78%로 축소된 것은 트랜지스터의 크기가 그만큼 작아지는 것을 의미한다. 덧붙여, 게이트 피치에 해당하는 치수는, 디바이스 피치 (Device Pitch)나 트랜지스터 피치 (Transistor Pitch), CPP (Contacted Poly Pitch) 등도 사용된다. 이들은 재는 위치가 다른 것도 있지만 모두 기본적으로 게이트의 간격 또는 컨택트의 간격​​, 즉 트랜지스터의 길이에 관한 파라미터다.

 

 Intel의 14nm 관한 기사에서는 게이트 피치를 게이트 길이로 오역되어 있는 기사도 있지만, 이것은 실수이다. 게이트 길이 (Gate Length : Lgate)는 트랜지스터의 게이트 부분의 길이를 나타내는 파라미터. 그에 비해 게이트 피치는 인접한 컨택트 또는 게이트 전극의 간격을 가르킨다. 양자는 완전히 다른 파라메터다.

 

 

 

 

Intel의 32nm 공정의 게이트 길이와 게이트 피치의 관계

 

 덧붙여, 게이트 길이는 채널 길이 (Channel Length)와 거의 같은 뜻으로 사용될 수 있다. 또한 반도체 업계의 로드맵 "International Technology Roadmap for Semiconductors (ITRS)"의 정의에서는 게이트 길이에는 "Printed Gate Length '와'Physical Gate Length '가 있다. Printed Gate Length는 트랜지스터의 게이트 자체의 길이로 트랜지스터의 물리적 레이아웃에 영향을 줘 "CD : Critical Dimension" 라고도 부른다. 이에 비해 Physical Gate Length는 "Effective Gate Length"와 거의 같은 뜻으로 게이트 아래의 실제 소스와 드레인 사이의 채널의 최단 부분의 길이로 성능에 영향을 준다. 더 자세히 보면, 레이아웃 상의 게이트 길이는 "Drawn Gate Length",로, 그중의 실제 게이트 전극 자체의 길이는 "Actual Gate Length"라고도 부른다.

 

 

트랜지스터의 각 치수

 

게이트 피치 스케일링이 과제가 됐던 14nm

 게이트 길이와 게이트 피치는 다른 부분의 파라메터 이지만, 양자는 밀접한 관계가 있다. 게이트 피치 중에는 게이트와 그 양쪽의 스페이서를 포함한 디바이스와 소스 / 드레인 컨택트를 놓지 않으면 안된다. 이에 따라 게이트 길이를 스케일 다운 못하면 게이트 피치도 스케일 다운 수 없게된다.

 그러나 평면 2D 트랜지스터는 단 채널 효과의 악화를 방지하기 위해 게이트 길이를 줄이는 것이 어려워 트랜지스터 크기의 축소가 막히고 있었다. 이에 따라 20nm 공정 이후에 스케일 다운하기 위한 해결책으로 3D 트랜지스터가 떠올랐다 (또 하나의 해결책은 FD-SOI) 라는 경위가 있다. 즉, 16 / 14nm부터는 FinFET 과 FD-SOI 밖에 도망갈 길이 없어졌다.

 

 

트랜지스터의 스케일링 다운

 

 Intel의 14nm 공정에서 게이트 피치가 22nm보다 70%대로 좁아진 것은, 게이트 길이도 짧아졌을 가능성이 높다. FinFET의 원래의 목적의 하나는 게이트 길이의 단축이므로 당연한 방향이다. 라고 말하지만, Intel은 22nm 공정에서는 게이트 길이 (Lgate)는 30nm / 34nm / 40nm (트랜지스터의 종류에 따라 다름)로 비교적 길다. 32nm 공정도 30nm이기 때문에 게이트 길이 자체는 변함이 없었다. 그런데 게이트 피치는 32nm의 112.5nm에서 22nm에서는 90nm로 축소되었다. 22nm에서는 32nm로 부터 게이트 길이는 그대로 게이트 피치 정도만 감소했음을 알 수 있다.

 그러나 게이트 길이에 더해지는 콘택트의 폭 (Contact Width)과 스페이서의 폭이 있기 때문에 30nm의 게이트 길이는 22nm에서는 제법 답답하다. 14nm에서 70nm로 게이트 피치가 짧아진 것은 게이트 길이도 짧아졌을 가능성이 높다. ITRS의 로드맵도 Printed Gate Length는 2013년의 16 / 14nm 노드에서 28nm, 2014년 25nm로 된다. 다만 이번 Intel은 14nm의 게이트 길이는 아직 공개하지 않았다.

 

 

Intel의 22nm 공정의 트랜지스터 옵션 사양

 

 

Intel의 32nm 공정의 트랜지스터 옵션 사양

 

 Intel의 14nm 게이트 피치를 타사 FinFET과 비교하면, Samsung의 첫 번째 FinFET 패밀리 "14LPE / 14LPP"는 CPP가 78nm, TSMC의 1세대 FinFET 공정 "16FF"는 게이트 피치가 90nm 이지만 후속 "16FF +"는 아마 90nm 보다 축소한다. Intel의 14nm 게이트 피치는 파운드리의 14 / 16nm 세대 공정보다 작은 것을 알 수있다. 덧붙여, TSMC의 16FF는 작년 (2013년)의 IEDM의 논문을 보면 게이트 길이가 30nm / 34nm이며, 게이트 길이도 Intel의 22nm 세대와 같다.

 

 

Samsung의 14nm 공정

 

 

다소 복잡한 Intel의 메탈 피치

인터커넥트 피치 (InterConnect Pitch)는 금속 배선층의 배선 간격이다. 배선 밀도를 좌우하는 요소로 "메탈 피치 (Metal Pitch)" 라고도 부른다.

 금속 배선 간격은 층마다 달라, Intel에서는 CPU의 경우는 9층, SoC (System on a Chip)의 경우 11층의 레이어를 갖는다. 지금까지는 트랜지스터의 이야기에서 메탈 피치라고말하는 경우는, 최하층의 M1 (Metal 1) 층의 피치 "M1 Pitch"를 가리키고 있었다. 그러나 현재는 최하층의 M1 메탈 피치가 가장 좁은 피치가 아닌 경우가 있다. 최근의 공정은 M1보다 위의 M2 이상의 층이 더 피치가 좁은 경우가 있다.

 

 

 

 

 

위는 Intel의 22nm 공정의 인터커넥트 스펙이다. 22nm에서는 M1이 90nm 피치로, CPU용 공정에서는 M2 / M3가 80nm 피치, SoC용 공정에서는 M2부터 2 ~ 6 층이 80nm 피치가 된다. 즉, M2의 것이 M1보다 10nm 정도 피치가 좁다. 덧붙여, 32nm에서는 M1도 M2도 112.5nm로 다르지 않다.

 아래는 ARM이 올해의 "International Symposium on Physical Design (ISPD)"의 기조 강연 "Physical Design and FinFETs" 에서 설명한 슬라이드로, 이것을 보면 Intel이 로직 프공정에서 M2의 간격을 좁히는 이유가 잘 이해된다. 입력 포트를 좌우하는 것은 M2이므로, M2의 간격이 중요하다.

 

 

 다만 일반적으로 트랜지스터의 이야기에서 메탈 피치라고 말하는 경우는 M1 층의 피치 "M1 Pitch"를 가리킨다. ITRS의 로드맵에서도 M1 하프 피치가 지표로 나타낸다. 여기가 혼란되기 쉬운 곳이다.

이번 Intel이 14nm 공정의 발표에 비교하는 것은 피치가 최소가 되는 M2 / M3 부분의 배선층의 피치이다. 22nm 공정에서는 80nm, 14nm 공정에서는 52nm로 Intel의 차트에 있으며, 22nm 쪽은 분명히 M2 / M3 이다. M1 층끼리의 피치의 비교가 아니다. Intel도 제대로 "Minimum Pitch" 라는 표현을 했다. 요주인 것은, 14nm의 52nm 라는 숫자는 M1 피치가 어떤지 모르는 점이다. 22nm를 보면, M1 피치는 52nm보다 간격이 넓은 가능성이 높다. 따라서 타사의 FinFET 공정의 공개된 스펙과 비교할 때 어떻게 비교할지 어렵다.

 

 

 

 

트랜지스터의 에리어 스케일링은 세대마다 50여 %를 유지

 Intel이 트랜지스터의 에리어 스케일링의 기준으로 하는 것은 게이트 피치 × 메탈 피치의 면적이다. 게이트 피치는 22nm 노드로 부터 14nm 노드로 90nm에서 70nm로 78% 축소했다. 이것은 32nm 노드의 112.5nm에서 22nm로 80%의 축소보다 비율이 약간 높다.

 최소 메탈 피치 (M2 / M3)는 이미 언급한 바와 같이 80nm에서 52nm로 65%가 되었다. 이것도 32nm의 메탈 피치는 112.5nm 이므로 최소 메탈 피치로 비교하면 32nm 에서 22nm도 71%로 축소되고 있다. 다만 M1 메탈 피치로 비교하면 32nm에서 22nm는 80% 밖에 감소하지 않았다.

 Intel은 게이트 피치 × 메탈 피치를 거의 일정하게 각 세대 53%로 축소 왔다고 설명하고있다. 그러나 M1 메탈 피치로 비교하면 32nm에서 22nm의 게이트 피치 × 메탈 피치의 비율은 64% 밖에되지 않는다. 따라서 Intel이 지표로 하는 게이트 피치 × 메탈 피치는 M1 피치가 아닌 최소 금속 피치임을 알 수 있다. 여기 좀 어렵다.

 아래의 슬라이드도 22nm의 게이트 피치 × 메탈 피치는 7,000 제곱 nm의 약간 위쪽에서 90nm (게이트 피치) × 80nm (최소 금속 피치) = 7,200 제곱 nm임을 알 수있다. 마찬가지로 14nm는 3,000 평방 nm와 4,000 평방 nm 사이이므로, 70nm (게이트 피치) × 52nm (최소 금속 피치) = 3,640 평방 nm임을 알 수있다. 라이브러리 셀에 관해서 말하면, 트랙 피치가 M3 층이라면, 52nm가 셀 하이트 (Cell Height)를 결정하는 숫자라는 것이다. 다만  FinFET의 경우는 핀 피치도 셀 하이트에 영향을 준다.

 

 

 

메탈 피치로 비교하면 우수한 Intel의 14nm

 타사의 메탈 피치는 Samsung의 14LPE / 14LPP가 64nm, TSMC의 16FF도 64nm로 모두 M1과 그 위에 피치가 변하지 않는다. M1끼리 비교한다면 Intel의 14nm의 M1이 만약 60nm 라고 가정한다면 Intel 쪽이 94% 정도로 약간 좁다. 그러나 M2 / M3 피치로 비교한다면 Intel 쪽이 81%로 크게 좁다. 덧붙여, Intel의 22nm → 14nm에서 최소 메탈 피치의 축소 폭이 큰 것은 14nm에서 노광 기술로 더블 패터닝 (Double-Patterning)을 채택했기 때문이다. Intel은 22nm 공정에서는 80nm 피치에서도 더블 패터닝을 사용하지 않았다. 덧붙여, 싱글 패터닝의 한계라고 얘기하고 있는 것이 80nm 피치이다.

 

 

더블 패터닝이 되면 노광 공정의 복잡도가 증가

 

 

Samsung의 인터커넥트

 

 이렇게 비교하면 게이트 피치와 최소 메탈 피치에 관해서는, Intel의 14nm FinFET 공정은 타사의 14 / 16nm FinFET 공정보다 스케일 다운되어 있어 스펙이 좋다. 업계의 대체적인 예상보다 스펙이 좋고, 따라가고 있는 파운드리 각사를 숫자적으로 다시 떼어 놓는 것이 가능하다.

 

 

 

 

Intel이 지난해 Investor Meeting에서 보여준 Intel 공정 기술의 강함

 

 덧붙여, 현재로는 공정 노드의 숫자는 단순히 자사 대비의 "라벨"같은 것이다. 따라서 자세하게 각 피쳐 사이즈의 파라메터를 확인 안하면 비교 할수 없다. Intel도 "16nm"라는 노드 숫자로 부터 자사의 "14nm"라는 노드 숫자보다 낮다는 단순한 라벨의 비교 등은 하지 않는다. Intel은 14nm의 발표에서, 게이트 피치 × 메탈 피치의 비교를 근거로 로직 영역에 대해 TSMC의 16FF 공정 (16FF + 에는 아닌)에 대해 우위를 말하고 있었다.

 실제로 지금까지는 동등한 노드 숫자의 공정을 비교하면 Intel의 것이 파운드리보다 셀 영역 크기가 컸던 것이, 14nm 세대에서 역전된다. Intel은 이 점을 강하게 강조했다. 파운드리 측의 스케일링이 느슨한 요인은 파운드리 각사가 FinFET 공정은 20nm의 배선층을 많이 유용하고 있기 때문이다.

 

 

FinFET의 핀 자체를 크게 개량한 14nm 공정

 그러나 Intel의 14nm의 더 중요한 강화점은 FinFET의 핀 자체다. 핀의 간격인 핀 피치 (Fin Pitch)와 핀의 높이인 핀 하이트 (Fin height)가 크게 개선된 점이다. 핀 하이트가 높아져 구동 능력이 상승했기 때문에 CPU와 같은 고속 로직에서 많이 사용되는 멀티 채널 FinFET에서 FET 당 핀의 수를 줄일 수 있게 되었다.

 예를 들어, 22nm 공정에서는 4핀으로 구성했던 FET을 14nm에서는 3핀으로 구성하는 것이 가능하게 될지도 모른다. Fin / FET을 줄이면 로직 셀 면적을 줄이면서 소비 전력을 줄이는 것도 가능하게 된다. 또한, 핀 간격이 좁아진 것으로, 라이브러리 셀의 안에서 액티브 핀의 수를 늘리는 것도 가능하게 될 것으로 추측된다.

 

14nm 공정에서 핀의 높이가 높아져 핀 피치가 좁아진 것을 알수 있다.

 덧붙여, 14nm 공정의 기사에서는 핀 피치를 핀 길이라고 번역되어 있는 기사도 있지만, 이것은 실수이다. 핀 길이는 소스 - 채널 - 드레인의 길이로, 콘택트와 접하는 부분도 포함하기 때문에 매우 길다.

 핀의 개량점에 대해서는 다음의 기사에서 설명하지만, 핀 당 성능이 올라, 핀 피치가 좁아지면, 예를 들어 22nm 공정에서 12 트랙 셀 해당의 성능을 14nm에서는 9 트랙 셀에서 실현하는 것도 이론상으로는 가능하다. 간단히 말하면, 14nm에서는 칩의 성능을 유지하면서 보다 작고 보다 저전력으로 하는 것이 가능하게 된다.

 

 

Intel 과 파운드리의 공정 로드맵

 

 

(기사 전체에 걸쳐서 계속 14나노 공정의 기사의 오류에 대해서 몇번 말하는데, 어떤 기사인지 모르겠네요. 저도 얼마전에 올린 14나노 공정 기사는 이 기사를 쓴 기자가 아닌 다른 기자가 쓴건데 그걸 말하는 건지, 아주 예전에 본 기자가 쓴걸 말하는 건지.. 참고로 다른 기자가 쓴 내용중 일부 수치 표기 오류는 해당 기사에 정정 됐기 때문에 블로그 글도 수정된 걸로 되어 있습니다.)

 

 

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