[정보분석] IDF 2011 Justin Rattner 매니코어 시대가 다가옴 2/2부

 

[정보분석] IDF 2011 Jstin Rattner 기조연설 매니코어 시대가 다가옴 1/2부 보기

 

 

GPU 코어를 사용한 얼굴 인식 보안 응용 프로그램

IDF의 기조 연설에서, Rattner 씨는 위와 같은 매니 코어의 노력을 설명한 후, PC CPU의 진전도 설명했다. Intel의 현재 전략의 문제점은 하이 엔드 MIC 기반 매니코아  코프로세서와 PC 용 GPU 코어의 2 개의 구조로 분할되어있는 것이다. 원래 PC 측도 Larrabee 코어를 GPU 코어로 올리는 것 이었던 것이 Larrabee를 그래픽 시장에 투입 안한다는 결정을 내린 것으로, PC 측은 기존의 쉐이더 GPU 코어의 확장으로 바뀌었다 한가지 아키텍처로 위와 아래의 시스템 아키텍처의 일관성을 가지는 것이었던 것이 현재는 완전히 분리되어 있다.

Rattner 씨는 그 아키텍처 분리는 얘기치 않고, 클라이언트 CPU 측면에서 멀티 코어 + AVX 명령어 성능향상과 GPU 코어를 범용 컴퓨팅에 사용 사례의 소개만을 행했다.

먼저 소개 한 것은 4G 무선 LTE 규격의 기지국을 Sandy Bridge CPU에서 시작한 것이다. 이것은 중국 China Mobile과 협력하여 실시한 것으로, 간단히 말하면 PC의 소프트웨어에서 4G 기지국으로 만들어 버린다고 말하는 시험이다. 4 코어의 Sandy Bridge의 CPU 코어의 AVX 벡터 엔진을 사용하는 것으로, 기지국의 기능을 PC에서 실현 해 버린다.

 

 

 

 

 

Rattner 씨가 보여준 또 하나의 예는, 얼굴 인식을 이용한 컴퓨터 보안이다. Intel에 따르면, 소셜 미디어가 발달한 현재, 컴퓨터와 인터넷에 지키고 싶은 개인 정보나 사진, 비디오 등 다양한 개체가 넘치고 있다고 한다. 그들을 효과적으로 보호하기 위해, 예를 들어 이미지의 암호화 등이 필요하다. 그렇다고는 해도, 사용자가 쉽게 자신의 콘텐츠에 액세스 할 수 있어야, 쓰기가 좋다.

IDF에서의 시현은 이런 상충되는 과제를 해결하기 위해 컨텐츠의 암호화 및 얼굴 인식에 의한 사용자 인증을 조합했다. Rattner 씨가 카메라 앞에 서면, PC가 Rattner 씨 인식하여 사진 등의 내용이 표시되는 곳이 나타났다. 이 데모 중 얼굴인식 및 RSA 처리 등 컴퓨팅 집약적 인 처리는 Sandy Bridge의 GPU 코어가 담당, 기타 처리를 CPU 코어로 분산했다.

 

 

 

 

 

 

 

이기종 (Heterogeneous : 이종 혼합 컴퓨팅 데모 왼쪽 화면에서 사용자를 인식한 순간에 표시된 화면.

 

 

위 화면 오른쪽의 CPU와 GPU의 부하 차트. 하늘색이 CPU 녹색이 GPU

 

 

엑사 FLOPS의 성능을 목표로하는 슈퍼 컴퓨터

 

 

 

 

미국은 슈퍼 컴퓨터 강국으로 특히 군(대)이 슈퍼 컴퓨터의 강력한 고객이다. 그리고 군의 연구 프로젝트를 담당하는 미 국방 고등 연구 계획국 (Defense Advanced Research Projects Agency : DARPA)은 지난해(2010 년), 2018 년쯤을 목표로 Exa (엑사) FLOPS의 연산 성능을 가진 슈퍼컴퓨터의 프로토 타입을 만드는 프로젝트를 발표했다. Intel이 엑사 스케일 슈퍼 컴퓨터 프로젝트의 시작을 행하는 업체로, NVIDIA에 대항하여 컴퓨터의 개발을 시작했다.

DARPA의 사양에 따라 엑사 스케일 프로젝트의 최대의 과제는 성능 효율에있다. "난제는 ExaFLOPS의 컴퓨팅 파워를 단 20MW (​​메가 와트)의 전력에서 달성해야 할 것이다. 오늘 Peta (페타) FLOPS 컴퓨터는 5에서 7MW 사이"라고 Rattner 씨는 지적 한다.(1000메가 = 1기가, 1000기가 = 1테라,1000테라 = 1페타) 덧붙여서, 소형 원자력 발전소의 출력 실례가 460MW이다. 20MW로 억제해도 소형 원자로의 5 %의 전력을 1개의 시설에서 소비 해 버린다.

그러나 20MW는 현재 컴퓨터의 수준에서 보면, 지극히 어렵다. 50GFLOPS / W까지 성능 효율을 높일 필요가 있기 때문이다. Rattner 씨는 20pj (피코 쥴) / FLOPS까지 에너지 소비를 억제 할 필요가 있다고 지적했다. 즉, 슈퍼 컴퓨터도 이제 휴대 전화 수준으로 전력 효율이 중요한 시대가 되고 있다. 이는 슈퍼 컴퓨터도 휴대 장치도 유사한 전력 효율성의 접근을 적용 할 수 있음을 의미하고 있다. 따라서 DARPA는 엑사 스케일 의 프로젝트에 "UHPC (Ubiquitous High Performance Computing)"라는 광범위하게 적용 할 수있는 기술을 제안하는 이름을 붙이고있다. 이 수준의 성능 효율이 달성된다면, 컴퓨터의 성능은 아래 그림과 같다.

 

 

 

 

 

엄격한 전력 효율 목표를 달성하기위한 아 임계 전압 기술

IDF에서 Rattner 씨의 기조연설 중 Intel에서 ExaFLOPS 슈퍼 컴퓨터를 담당하는 Shekhar Borkar 씨 (Intel Fellow and Principal Investigator DARPA Ubiquitous High Performance Computing)가 등장. 프로젝트의 어려움에 대해 말했다. 아래의 슬라이드는 100GFLOPS 시스템의 전력 소비 내역이다. 왼쪽이 현재의 Xeon 시스템, 오른쪽이 2018 년의 엑사 스케일 슈퍼 컴퓨터에서 100GFLOPS 시스템.시스템의 200W의 전력 소비를 휴대전화에 들어가는 2W까지 낮추지 않으면 실현 될 수 없다. CPU의 소비 전력은 155W에서 0.5W로 낮출 필요가 있음을 알 수 있다. 500mW의 전력 CPU는 현재의 수준도 매우 낮다.

 

 

 

 

 

 

 

사실 Borkar 씨가 ExaFLOPS 프로젝트에 대해 말하는이 IDF가 처음은 아니다. Borkar 씨는 올해 4 월에 일본에 일본 요코하마에서 개최된 프로세서 컨퍼런스 "COOL Chips XIV"에서도 강연을 했다. 그때 ExaFLOPS 과제를 보다 자세히 설명하고 있다. 아래는 COOL Chips XIV의 슬라이드다.

 

 

 

 

 

 

 

그럼 어떻게 이 목표를 달성 할 것인가? Borkar 씨가 먼저 예로 든 것은, 첫날의 기조 연설에도 등장한 아 임계 전압 (Near-Threshold Voltage)의 회로 설계 기술이다. Intel은 이 기술에 주력하고 있으며, 이번 IDF에서 는 Pentium 클래스의 CPU를이 기술을 사용하여 시작. 10mW 이하의 전력으로 동작시키는 데모를 행했다. 정상 작동 전압 범위보다 더 낮은 임계 전압에 가까운 전압으로 동작시키는 것으로, 극단적인 저전력을 실현하고 있다. 트랜지스터는 문턱 전압보다 높은 전압을 거는 것으로 작동 일반적으로 임계 전압에 가까운 낮은 전압에서 안정적인 동작 할 수 없다. Intel은 초 저전압시 안정적인 동작하는 회로를 설계 하였다.

 

 

 

 

 

 

아래의 슬라이드는 COOL Chips XIV에 대한 자세한 슬라이드 다. 차트의 1번이 저전압시, 전압을 낮추면 총 전력 소비가 동작 주파수의 상한보다 낮아져 결과적으로 성능 / 전력 효율이 오르는 것을 알 수있다. IDF 데모에서는 5 배의 전력 효율성까지 높일 수 있었다고 한다. 그러나 이것은 시작 칩이 오래된 Pentium 아키텍처이기 때문에 전압을 낮춰도 전력 효율이 낮았다고 한다. Borkar 씨는 "신품 상태에서 설계를 시작 시키면 우리는 8 배에서 10 배의 효율을 달성할 수 있다"고 말했다.

 

 

 

COOL Chips XIV의 슬라이드 1

 

 

COOL Chips XIV의 슬라이드 2

 

 

아 임계 전압의 기술 데모. 중간 CPU가 테스트 칩

(CPU 빨간선 연결된  우측 상부 태양광 셀로부터 전기를 얻어 구동)

 

 

 

초 광대역 메모리를 실현하는 HMC 기술

 

 

 

 

Borkar 씨의 다음의 예는 전력 효율적인 메모리다. Intel은 Micron Technology와 공동으로 개발한 실리콘 관통 비아 (TSV : Through Silicon Via) 기술을 사용한 메모리 기술 "Hybrid Memory Cube (HMC)'를 소개했다. 위쪽 그림이 IDF의 기조 연설에서 슬라이드 다. 1 개의 HMC에서 128GB/sec의 메모리 대역을 8W의 전력으로 실현한다. 전력 효율은 62mW/GB/sec에서 이것은 스마트 폰 및 타블렛 용 메모리 LPDDR2의 전력 효율 80mW/GB/sec보다 낮다. 간단히 말하면 휴대기기용 메모리 수준의 효율로 기존의 메모리를 훨씬 웃도는 메모리 대역폭을 실현할 수 있는 기술이다.

HMC의 구조는 아래의 슬라이드처럼되어있다. 큐브의 하단에는 인터페이스 로직 칩이 호스트 CPU 등과 연결한다. 인터페이스는 독자적이다. 로직칩 위에 DRAM 칩이 8 개 적층되어, DRAM 칩 사이와 로직 칩은 TSV 기술로 연결되어 있다. 마이크로 범프 다핀 연결을 행하는 것으로 광대역 전송을 실현하고 있다.

 

 

 

 

 

 

 

 

 

 

기본적인 아이디어는 Wide I / O와 비슷한 부분이 있지만, 로직 칩을 사용하여 CPU와 연결하는 것을 전제로 하고 있는 점이 크게 다르다. 이것은 고성능 프로세서는 CPU 측의 다이 (반도체 본체)에 TSV 구멍을 낼 수가 현재는 어렵기 때문이다. Intel은 지금까지 DRAM 스택에 CPU를 담은 구상도를 보여 왔지만, 그것은 페이크로 실제로 큐브 메모리 공동 개발을 진행하고 있었던 것이 IDF에서 밝혀졌다.

그러나 IDF 회장에서 Micron의 설명에 의하면 반드시 Intel 독점적인 기술은 아니라고 생각한다.로직 칩의 인터페이스는 프로세서 제조사 측의 사양에 맞출 수 있기 때문에, 다른 제조업체의 사양에 맞추는 것도 가능 하다고 한다. NVIDIA의 ExaFLOPS 슈퍼 컴퓨터의 "Echelon (에셜론)"로 표시되어 메모리도 HMC와 닮은 구조였다. 또한 HMC 형 메모리는 JEDEC (미국의 전자 공업회 EIA의 하부 조직으로, 반도체의 표준화 단체) 에서도 규격화 후보로 거론되고 있다.

 

 

 

기조연설에서 선보였던 HMC 시현 시스템

 

 

 

 

시현 시스템에서 HMC 120GB/sec 이상에서 작동

 

 

Intel의 Justin Rattner (져스틴 · 래트너) 씨는 이번 IDF의 기조 연설에서 포괄적인 Intel 프로세서의 방향성을 제시해 보였다. 2018 년까지를 전망하는 비전의 핵심에있는 것은, 전력 효율을 높이는 길이다. 그러나 프로세서 아키텍처 측면에서, IA 기반 매니 코어의 하이 엔드 시스템과 GPU 코어를 통합한 PC 용 CPU의 분리는 눈에 띄었다. Larrabee를 PC 시장에 투입 안한다고 한 Intel의 결단이 과연 옳았는지 여부 아직 대답이 나오지 않았다.

 

 

 

 

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