[분석정보] Intel의 eDRAM 칩은 128 뱅크 구성에 읽기, 쓰기, 리프레시를 병렬

 

Intel이 자사 DRAM 제조로 돌아왔다

　일찍이 DRAM의 선구자였던(최초 상용화 DRAM 개발) Intel은 자사에서 DRAM 칩의 제조를 재개했다. 그러나 범용의 DRAM 칩은 아닌 자신의 CPU에 최적화 한 초고속 DRAM이다. Intel이 자사에서 DRAM 제조에 나선 것은 프로세서의 병목이 메모리 액세스로 (발생) 되기 때문이다. 프로세서의 성능을 올리려면 메모리 대역폭을 대폭 올리지 않으면 안된다. Haswell 세대부터는 GPU 코어의 성능이 극적으로 올랐기 때문에 메모리 문제는 절박한 문제가 되었다. 소비 전력을 억제하며 메모리 대역 요구를 충족에는 중기적인 해결책으로는 맞춤형의(커스텀) DRAM 기술 밖에 없다고 Intel은 판단한 것이다.

 

1993년 3월 29일 한겨레 뉴스

 

 

Haswell 4 +3 다이 레이아웃

 

 

 

Haswell 그래픽 코어 추정도

　Intel은 "4 세대 Intel Core 프로세서 (Haswell : 하스웰)"의 최상위 모델에 eDRAM (임베디드 DRAM) 칩을 탑재한 Multi-Chip Package (MCP) 버전을 마련했다. Intel의 최신 22nm 공정을 사용한 eDRAM 칩으로 CPU와 전용의 "OPIO (On Package I / O)"로 접속한다. OPIO는 64 bit 폭으로 3.2GHz 동작, 6.4Gtps 전송률로, 메모리 대역은 단방향 51.2GB/sec 로 리드와 라이트의 양방향이면 102.4GB/sec 가 된다. OPIO 로 이어지는 Intel의 eDRAM의 내부 대역도 OPIO에 맞는 광대역이다.

 

Haswell의 eDRAM 스펙

 

 

 

Haswell의 on Package I / O

 

고속 메모리 셀에서 512-bit 워드 액세스

　Intel은 2월의 반도체 컨퍼런스 "ISSCC (IEEE International Solid-State Circuits Conference)" 에서 eDRAM 칩의 상세하게 밝혔다. 거기서 eDRAM 메모리 셀의 동작이 고속인 것이 알려졌다. eDRAM 메모리 어레이의 동작 클럭은 0.7V시 1GHz로, 1.05V 때는 2GHz가 가능하다. 2GHz의 사이클 타임은 0.5ns (나노초)로 RCT (Random Cycle Time)은 6 어레이 클럭이기 때문에 2GHz로 동작하는 경우의 RCT는 3ns가 된다. 2GHz시 메모리 배열의 대역은 리드와 라이트 각각 64GB/sec이다. 즉, 원칩으로 최고 128GB/sec 내부 대역을 실현할 수 있게 된다.

 

 

동작 클럭과 전압 그래프

　그러나 실제 제품에서는 메모리 어레이 클럭과 I / O 의 클럭은 동기되고 있다. I / O 클럭에 메모리 셀 어레이의 클럭은 반으로 설정된다. 현재 제품에서는 OPIO는 3.2GHz 클럭이기 때문에 메모리 셀 어레이는 IO의 절반 클럭 1.6GHz이 된다.

　또한 리드와 라이트 각 오퍼레이션은 또한 셀 클럭의 2 사이클에 걸쳐 작동한다. 즉, OPIO의 전송 속도에 대해 메모리 셀 내부의 동작은 8분의 1의 속도이다. 그러나 OPIO 512-bit 워드 분의 전송에 8 사이클 걸리므로, 정확히 균형 잡힌다. 참고로 이 eDRAM의 RCT (Random Cycle Time)은 6 어레이 클럭이기 때문에 1.6GHz에서 동작하고 있는 현재의 eDRAM의 RCT는 3.75ns가 된다.

　칩의 1Gbit (= 128MB) 메모리 셀 어레이는 오퍼레이션에서는 256Mbit의 수직 쿼터 로 나뉘어져 있다. 메모리 셀 어레이의 리드 또는 라이트의 작업은 4개의 쿼터에 병렬로 수행된다. 각 쿼터의 같은 주소에 64-bit x2 리드 또는 라이트가 행해진다. 4개의 쿼터의 합계는 64-bit x8로 512-bit 와이드 워드 크기가 된다.

 

1Gbit 다이의 동작과 대역

 

IO 속도와 일치한 메모리 셀의 성능

　최근에는 메모리 셀 어레이를 2개의 뱅크 그룹으로 나누고, 다른 주소로 오퍼레이션을 뱅크 그룹으로 병렬화 시키는 이른바 멀티 채널의 DRAM 기술이 늘고있다. 그러나, Intel은 이번 eDRAM는 그 기술은 채택하지 않았다. 메모리 어레이 전체에 대해 하나의 주소에 대한 리드와, 하나의 주소에 대한 라이트를 동시에 행한다. 메모리 셀 자체가 고속이니까 이러한 아키텍처를 취한 이유로 보인다.

　어레이는 512-bit의 리드 또는 라이트가 1.6GHz 어레이 클럭의 절반 속도로 진행된다. 따라서 메모리 어레이에서의 리드와 라이트의 대역은 각각 51.2GB/sec이 된다. 또한 리드와 라이트 각각의 동작을 메모리 어레이에 동시 병렬로 실행할 수 있기 때문에 리드와 라이트의 총 대역은 102.4GB/sec 가 되어, OPIO의 대역폭과 일치한다.

 

메모리 셀 액세스
64-bit × 2 × 4 쿼터 = 512-bit 와이드 워드

어레이 액세스 대역 (리드 또는 라이트)
512-bit × 1.6GHz ÷ 2 사이클 동작 = 51.2GB/sec

· 양방향 어레이 액세스 대역 (리드 + 라이트)
51.2GB/sec × 2 = 102.4GB/sec

 

 

Haswell의 eDRAM

　eDRAM의 메모리 셀 어레이에 대한 리드와 라이트는 같은 뱅크에 동시에 할수 없다. 그러나 어레이는 128 뱅크로 구성되므로 리드와 라이트의 충돌을 피할 수 있다.

　무엇보다, 주소 버스는 어레이 전체에 하나 밖에 없기 때문에, 리드와 라이트의 양 주소를 같은 사이클에 메모리 뱅크에 보낼 수 없다. 다만 데이터의 리드와 라이트는 각각 2 사이클이 걸린다. 따라서 매 사이클 동작하는 명령 버스는 1 사이클 두고 리드와 라이트의 명령을 1 사이클 늦추어 교대로 다른 뱅크로 보낼 수 있다. 따라서 리드와 라이트를 병렬로 실행할 수 있다.

　Haswell eDRAM의 데이터를 유지하기 위한 리프레시 동작도 특수하다. 리프레시 처리는 메모리 어레이 전체를 64개의 뱅크 그룹으로 나누어 행한다. 하나의 리프레시 뱅크 그룹에는 각 쿼터에서 2개의 4 분의 1 뱅크, 합계 2 뱅크가 포함되어 있다. 2 뱅크 씩 64 그룹에서 교대로 리프레시를 행하고 있다. 모든 뱅크를 동시에 리프레시 하는 방법은 채용하지 않고, 리프레시 하는 뱅크 그룹을 세분화 하고 있다. 뱅크가 128로 매우 많기 때문에, 리드 또는 라이트 동작과 충돌의 빈도는 적다. 따라서 실효 대역은 리프레시에 의해 거의 꺾이지 않는다. 또한 리프레쉬의 주소는 리드&라이트의 주소 버스와 분리되어 있어 리드와 라이트에 병행하여 리프레시를 할 수 있다.

　이러한 메모리 셀 어레이의 구성을 봐도 철저하게 성능을 중시의 설계가 되는 것을  알 수 있다.

 

액세스 트랜지스터에 3D 트랜지스터를 사용

　메모리 셀은 1T-1C 구성으로, 액세스 트랜지스터는 22nm의 3D 트랜지스터 (Tri-Gate)를 사용하고 있다. 22nm 공정의 새로운 트랜지스터 옵션 "ULP + (Ultra Low Power +)"가 액세스 트랜지스터로 사용되고 있다. Intel은 반도체 컨퍼런스 "IEDM 2013"의 논문에서 액세스 트랜지스터로 ULP +의 3D 트랜지스터를 사용함으로써 누설 전류 (Leakage)를 크게 줄일 수 있었다고 설명했다.

 

 

 

액세스 트랜지스터 트라이 게이트

　아래의 슬라이드를 보면 메모리 셀은 "8F2" 상당한 것으로 보인다. 하지만 메모리 셀은 결코 "22nm"의 8F2는 아니다. 슬라이드 사진의 워드 선은 배선 층의 상층부에 있고 피치가 넓다. 따라서 8F2처럼 보여도 실제 DRAM 메모리 셀의 면적은 0.029 제곱 um (29,000 제곱 nm)로 상당히 크다. 그래도 같은 Intel 22nm 공정의 SRAM 메모리 셀과 비교하면 3.2 분의 1로 작기 때문에 고속 로직 공정에 혼재 할 수있는 대용량 메모리로 이점이 있다.

 

eDRAM의 키 피쳐

　메모리 셀의 커패시터는 비트 선상에 있는 COB (Capacitor Over Bitline)로 M2에서 M4까지의 배선층을 사용해 캐패시터를 생성하고 있다. 캐패시터 자체는 금속 막으로 절연막을 사이에 둔 MIM (Metal Insulator Metal)로, 용량은 14.2fF/cell.

 

 

 

eDRAM의 캐패시터

　DRAM 메모리 셀 어레이는 256K-bit의 서브 어레이를 최소 구성으로 하고 있다. 서브 어레이는 256 워드 라인 × 1,024 비트 라인의 구성으로 되어 있지만, 실제로는 eDRAM의 Row와 Column에 모두 중복성을 갖고 있다. 따라서 서브 어레이에는 총 1,024 개 이상의 Column과 256 개 이상의 Row가 배치되어 있다. 칩 전체에서는 4,096의 서브 어레이로 구성된다. 서브 어레이의 다이 영역 효율은 65 %.

 

서브 어레이 아키텍처

 

　서브 어레이 8 개, 2M-bit의 4 분의 1 뱅크를 구성한다. 물리적인 구성으로는 메모리 셀은 128M-bit (16MB) 매크로 인스턴스로 구성되어 있다. 4 분의 1 뱅크가 64 유닛으로 128M-bit 매크로가 구성되어 있다. 128M-bit 매크로 수준에서는 메모리 밀도는 17.5M-bit / 제곱 mm. 17.5M-bit / 제곱 mm의 128M-bit 매크로를 1G-bit 분으로 정렬하면 매크로만으로 58.5 제곱 mm의 다이 면적을 차지하는 셈이다. 칩 자체의 다이 크기는 77 제곱 mm이다. 데이터 액세스 측면에서, 메모리 어레이는 4 개의 쿼터로 구성되어 있으며, 각각 256Mb의 용량이 된다.

 

 

 

1Gbit 다이의 구조

 

SoC에 통합도 가능한 eDRAM 기술

　Intel의 eDRAM은 회사의 고속 로직 공정으로 eDRAM에 고밀도 DRAM 셀을 내장했다.  이 기술을 이번에 취급한 eDRAM 칩에서 고속 인터페이스와 함께 제공할 뿐만 아니라 SoC (System on a Chip)로 내장 할 수도 있다. 이 경우 eDRAM을 워크 메모리로 집적해, 외부 메모리가 필요 없는 SoC 제품을 제공 가능하다. 무엇보다, Intel은 플래시 메모리 내장 기술을 가지고 있지 않기 때문에, 스토리지 메모리는 필요하다. Intel이 노리는 IoT (The Internet of Things) 시대의 비교적 높은 성능의 내장(임베디드) 분야에서는 고속에 적당한 대용량의 eDRAM은 무기가 된다.

　eDRAM 기술의 걱정의 하나는 앞으로 더욱 미세화 해도 이 기술을 이행할 수 있는지 여부이다. Intel은 14nm 공정도 눈앞에 있고, 10nm 공정도 연구중 이지만, 고속 로직 공정의 미세화의 페이스에 eDRAM과 같은 기술을 추종하는 것은 제법 어렵다.

　이것은 통합형 전압 레귤레이터 (iVR)와 같은 회로 설계& 공정 기술에 대해서도 마찬가지다. iVR에서는 로직 칩에 올리는 Buck 컨버터도 어렵지만, 더욱 인덕터를 로직에 통합해, 첨단 공정에 올려 가는 것은 허들이 높다. 향후 새로운 비 휘발성 메모리 기술에 대해서도 마찬가지다. Intel이 이러한 문제를 어떻게 해결해 나갈 것인가가 주목된다. 반도체 업계에서는 Through Silicon Via (TSV)에 의한 칩 스택이 이러한 문제의 해결책으로 주목 받고 있다.

 

 

(2008년에 발표된 DRAM  본 기사에 없는 제가 추가한 사진 입니다.)

 

 

 

 

 

 

 

 

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