[분석정보] 메인 테마는 "신 아키텍처" ~ 매니코어의 메모리 기술을 공개

 

IDF Spring 2006 전날 보고서

 

 

기간 : 3월 7일 ~ 9일 (현지 시간)

장소 : 미국 San Francisco Moscone Center West

 

Intel이 개발자에 개최하는 IDF (Intel Developer Forum)가 현지 시간 7일부터 개최된다. 이번 테마는 "Power-Optimized Platforms" 이것은 "신 아키텍처"라 불리는 차세대 마이크로 아키텍처가 이번 IDF의 메인 화제가 되는 것을 의미한다.

 

지난 IDF 에서 개요가 알려진 "신 아키텍처"의 명칭 등과 함께 구체적인 정보가 공개될 예정이다.

 

 

IDF가 열리는 미국 샌프란시스코의 Moscone Convention Center West Hall

 

 

Intel 사의 시니어 펠로우이며 CTO (Chief Technology Officer)인 Justin Ratner 씨

 

 

언론용 설명회가 개최

 

 개막 전날인 6일은, 보도 및 증권 애널리스트를 대상으로 설명회가 개최되었다. 내용은 Intel의 미래 아키텍처와 도입이 시작된 모바일 Napa 플랫폼이다.

 

자세한 내용은 7일의 키 노트에서 말할 것이지만, 6일, 그 개요 설명을 Intel R & D를 담당하는 Justin Ratner 씨 (Intel 수석 연구원, CTO)가 진행했다.

 

 Intel은 "Tera-Scale Computing" 이라고 부르는 새로운 연구 프로그램을 시작했다. 이것은 지금까지 말해온 "Many-Core " 아키텍처를 완성시키기 위한 연구 프로그램이다. Tera-Scale Computing 아키텍처에서는 10 ~ 100개 정도의 코어를 집적한 프로세서가 된다.

 

 Ratner 씨는, 이 Tera-Scale Comuting을 실현하기 위해서는 실리콘 기술에 더해서, 플랫폼 기술과 소프트웨어 기술이 필요하다고 한다. 실리콘 기술에는 다수의 코어에 메모리를 연결하는 "High-Bandwidth Memory" 기술이나, 구성을 변경할 수 있는 "Configurable Caches" 기술, 전력 최적화 등이 필요하게 된다고 말했다.

 

 플랫폼에 대해서는 3D Stacked memory 기술에 의해, 프로세서와 메모리를 통합되게 한다.  이 CPU와 메모리의 통합에 관해서, 이전 Ratner 씨에게 질문한 결과, 메인 메모리뿐만 아닌,  대용량의 캐시 메모리로서 쓰는 일도 있을 수 있다는 답변을 얻은적이 있다. 대용량 캐시가 있으면, 각 코어는 캐시 범위에 있으면, 독립적으로 동작이 가능하게 된다.

 

 또 캐시 할당을 동적으로 변경 가능한 Configurable Caches 기술은, 멀티 코어화에서도 생기는 병목 현상의 해소에 유효하다고 한다.

 

 

쿼드 코어에 이후는 Tera-Scale Computing이 등장.

10 ~ 100개 정도의 코어를 집적한 프로세서가 등장한다

 

 

Tera-Scale Computing으로의 전환은 큰 변화이며,

실리콘 기술, 플랫폼 기술, 소프트웨어 기술의 조합이 필요하다

 

 

Tera-Scale Computing의 연구 프로젝트는 80 이상이며, High-Bandwidth Memory나 3D Stacked Memory, Transactional memory 등의 연구 프로젝트가 움직이고 있다

 

 

Transactional Memory로 효율적인 병렬 실행을 목표

 

 소프트웨어 기술로는 Transactional Memory 기술을 연구하고 있다고 한다. 다수의 코어가  병렬로 동작 할 때 문제가 되는 것이 공유 메모리 영역의 읽고 쓰기이다. 처리 도중에 다른곳에서 고쳐쓰게 되어 버리면, 바른 상태를 유지할 수 없게 되어 버린다. 기존에는 이를 방지하기 위해 다른 코어 (스레드) 등의 액세스를 금지하고, 그 사이에 처리를 행하고 있었지만, 다수의 스레드가 병행으로 동작하는 경우에는 효율이 나빠져 버린다.

 

 이 Transactional Memory에 대해서는, 2005년에 Ratner 씨가 일본 방문했을 때에도 이야기가 나왔다. 이 때는 연구 프로젝트의 하나라는 느낌이었지만, Tera-Scale Computing을 실현하기 위한 기본 기술로서 본격적인 조치를 취하기 시작한 것이라고 생각된다. 이번 설명회에서는 이 Transactional Memory와 기존의 Lock에 의한 복수 thread에 의한 공유 메모리 액세스를 모델화 해서 데모를 보였다.

 

 Transaction (트랜잭션)은, 데이터베이스 등에서 쓰고있는 기술로, 트랜잭션의 시작 때 처리 대상을 복사하고, 처리는 그것에 대해 행한다. 트랜잭션 종료시 변경을 묶어서 반영시키는 방식 (이것을 Commit : 커밋 이라 한다). Intel이 연구중인 기술로는 트랜잭션의 한중간에서에  다른 스레드가 커밋한 경우에는 트랜잭션을 재차 다시한다.

 

 적어도 커밋하기 전의 처리는, 병행해서 처리하고, 충돌했을 때만 다시 쓰는 것이기 때문에 스레드는 정지하는 것없이 동작을 계속하는 것이 가능하다. 방일 때의 설명에서는 L1 캐시에  대해 트랜잭션 처리를 하면, 커밋시에 메모리에 반영 시킨다고 설명했다.

 

 데모는 8개의 스레드가 공유 영역에 대해서 처리를 행하는 것으로, Lock을 사용하는 경우에는 각 스레드의 실행에 차이가 나와 버려, 모든 처리가 끝날 때까지 시간이 걸린것에 비해, Transactional Memory를 사용한 경우에는 모든 스레드가 동일하게 진행하여 단시간에 처리를 마치고 있었다.

 

 이 Tera-Scale Computing은 쿼드 코어 (4코어)보다 이후의 아키텍처로서 상정되어 있다.  반대로, 4코어까지는 듀얼 코어와 같은 모양의 아키텍처로 실현이 가능하다고 생각하는 것 같다.

 

 

 

 

Transactional Memory와 기존의 메모리 락을 Java에서 모델링 한 데모. 락을 쓰는 방식에는  8개의 프로세스에 실행 차가 생겨버려, 모두 종료하기 까지에 시간이 길려 버리는 것에 비해, Transactional Memory는 큰 차이 생기지 않아, 결과적으로 단시간에 종료 한다.

 

첫날에 기조 강연이 집중. 기존과는 다른 구성

 

 

이번 IDF는 첫날 (7일)에 기조 강연이 집중되어, 그 후는 컨퍼런스나 패널 토론이라는 기존과는 다른 구성이다. 하나는 CeBIT과 개최 기간이 중복되어 있기 때문이라고 생각된다. 또 지금까지의 기조 강연에서는, 최초에 CEO에 의한 개요를 전하는 연설이 있었지만, 이번에 Oteline 씨는 연설을 하지 않는 것 같다. 대신 최초에 앞부분에서 말한 위의 Ratner 씨가 등장, Tera-Scale Computing에 대해 말할 예정이다.

 

2006년 3월 8일 기사

 

 

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