[분석정보] 차세대 CPU Conroe의 내부 구성이 명확히

 

IDF Spring 2006 전날 보고서

기간 : 3월 7일 ~ 9일

장소 : 미국 San Francisco Moscone Center West

 

의외로 심플한 Conroe의 실행 유닛 구성

 

 Intel의 기술 컨퍼런스 "Intel Developer Forum (IDF) Spring 2006"이 드디어 미국 시간 7일 부터 막을 올린다. 전날인 3월 6일에는, 보도 관계자용 R & D 세션이 열려, 또 IDF의 프레젠테이션의 일부도 공개되었다.

 

 프레젠테이션 속에서는 차세대 CPU "Conroe (콘로)"의 대략적인 블록 ​​다이어그램도 밝혀졌다. 아래가 Conroe의 구성이다. 7일에는 자세하게 밝혀지므로 자세한 설명은 생략하지만, 한눈에 실행 유닛의 배열은 NetBurst 비교해서 그다지 강회되지 않은 것이 판명된다.

 

 

Conroe 블록 다이어그램

 Conroe의 정수 ALU (정수 연산 유닛)는 3 유닛으로 NetBurst 2 유닛보다 1개만 늘었다. NetBurst의 그림에서 ALU가 4개로 되어있는 것은, ALU를 배속으로 움직였기 때문으로, 실제 유닛 수는 2개다. Conroe의 구성을 보는 한, 정수 연산에서 4명령 디코드 및 실행이라 말해도,  액면대로 4개의 정수 연산을 제약없이 병렬로 된다는 것은 아닐 것이다. 그렇지만, Micro-OPs Fusion으로 복수의 x86 명령을 융합시키는 것으로, 후단의 실행 유닛 군에서 실행하는 uOPs의 수가 줄어들면, 3개로 충분하다고 짐작했을지도 모른다.

 

 로드와 스토어는 각각 1 유닛씩으로 NetBurst와 동수로 보인다. FPU는 1개로 보이지만, NetBurst 처럼 FP Store / Move 파이프도 가지고 있는지 어떤지 알 수 없다. 적어도 아키텍처는 K7 / K8계 보다 얌전하게 보인다. K7 / K8은 3개의 ALU와 3개의 AGU (주소 생성 유닛)을 갖추고, FPU 파이프는 FADD, FMUL, FMISC 3유닛을 갖는다. 최대 9 오퍼레이션 발행의 구성이다.

 

 아마 Merom 아키텍처는 실효성을 생각하고, 다이를 컴팩트 하는 것을 중시하여 이러한 구성을 취했다고 상상한다. 반대로 말하면 이 구성에서 높은 성능을 발휘한다면 매우 스케줄링 효율이 좋은 것이다.

 

 Merom 계 아키텍처는 Memory Disambiguation 덕분에 투기적 로드가 용이하다. 따라서 로드는 강화되어서 좋을 것 같지만, 유닛 수 자체는 동일에 머문다. 사실, 인프라이트에서 제어 가능한 로드 수가 증가된 것으로 보인다.

 

 눈길을 끄는 것은 명령 페치의 부분에 있는 프리 디코드 (PreDecode)로, 여기에서 무엇을 하는지가 주목된다. 참고로, AMD 아키텍처도 프리 디코딩을 해 L1 명령 캐시에 저장한다. 가변 길이의 x86 명령에 단락을 붙이거나 어떤 명령이 분기 명령인가 따위의 정보를 표시하는  프리 디코드 비트를 더한다. 이 프리 디코드 비트에서 각 x86 명령은 식별되는 구조로 되어 있다. Intel의 프리 디코드가 같은 모양의 처리정도로 수습되는 것인지 어떤지는 7일이 되지 않으면 알 수 없다.

 

 

 Kentsfield는 FSB를 2개 갖춘 Pentium D 방식

 

 이 밖에 Intel의 데스크탑용 쿼드 코어 "Kentsfield (켄츠필드)"에 대해서도 모습이 보였다.

 

 

데스크탑용 칩셋. 4코어 "Kentsfield"는 2개의 FSB를 가진

 프레젠테이션을 보는 한, Kentsfield는 2개의 FSB (Front Side Bus)를 갖춘다. 즉, 90nm 판  Pentium D (Smithfield : 스미스필드)나 65nm 판 Pentium D (Presler : 프레슬러)와 같은 모양의 구성이다. Smithfield 처럼 2개의 다이 (반도체 본체)를 결합시킨 것인지, Presler 처럼 멀티 다이인지는 알 수 없다. 그러나 적어도 4코어를 온다이로 크로스바 스위치 등으로 연결 한 구조가 아닌 것 같다. 이 자세함도, IDF에서 밝혀진다.

 

 이 구성에는 패널티가 있다. 우선, 캐쉬 coherency (동기화)를 취할 경우에 FSB를 경유하면 오버 헤드가 크다. 또 메모리를 많이 쓰는 응용 프로그램에서는 FSB 대역폭이 병목이 되기 쉽다. FSB가 분기에서 복수 칩의 FSB에 연결되는 멀티 드롭이기에, FSB 스피드도 어느정도  제한된다.

 

 서버 사이드의 쿼드 코어는 DP (Dual-Processor)의 "Clovertown (클로버 타운)"이 2007년  1분기, MP (Multi-Processor)인 "Tigerton (타이거톤)"이 2007년 중. 이 일정도 명확하게 되었다.

 

 

Xeon DP / MP 쿼드코어의 스케쥴도 명확하게

 게다가 그 앞으로의 매니코어 세대에 대해서도, IDF에서 설명이 진행된다. Intel의 프레젠테이션에서 가운데, 처음으로 이기종 멀티코어 (Heterogeneous Multi-core)라는 단어가 나왔다.  범용 CPU 코어와 특정 목적 코어를 조합해 온칩 네트워크로 연결한다는 구상이다.

 

 

미래는 이기종 멀티코어

 Itanium 계에서는, 쿼드코어 Tukwila가 새로운 시스템 인터페이스를 가진 것도 명확히 했다. 또 Tukwila의 다이 사이즈가 어쩌면 일찍이 없는 만큼 거대해지는 것도 보였다. 아래 그림의  Montecito가 596 제곱 mm의 다이로, Tukwila는 그보다 한층 크게 될 것이다.

 

 

IA-64 Tukwila는 새로운 시스템 인터페이스

 

2006년 3월 7일 기사

 

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